可调节延时装置和存储器的制作方法

本申请涉及电子电力，特别是涉及一种可调节延时装置和存储器。

背景技术：

1、随着电子技术的发展，芯片中存储器的种类越来越多，而存储器的存储方式和存储速度影响着芯片性能的评估。读写延时对于存储器来说是一个常见的功能，市面上绝大多数的存储器都能够针对输入信号进行读写延时。

2、但是，随着输入信号瞬息万变的存储延时需求，存储器所需的延时并不是一个固定时间，现有技术中可以通过改变存储器中延时器件的个数来实现延时时间的调整，但是对于一些芯片来说，现有技术的方案无法满足高精确度延时时刻的需求。

技术实现思路

1、基于此，有必要针对上述技术问题，提供一种能够根据需求进行延时调节、提高延时时间精度的可调节延时装置和存储器。

2、第一方面，本申请提供了一种可调节延时装置，其特征在于，所述装置包括：

3、延时主体模块，用于对输入的第一信号延时第一时间后，输出第二信号；

4、连接在所述延时主体模块输出端的延时调节模块，用于根据延时需求接收对应的延时信号对第二信号延时第二时间后，输出第三信号。

5、在其中一个实施例中，所述延时调节模块包括延时单元以及调节单元；

6、所述延时单元包括第一延时电路、第二延时电路；所述调节单元包括至少一个与所述第二延时电路并联连接的调节电路，所述调节电路设置有信号输入端，用于输入延时信号以控制对应的调节电路的接入。

7、在其中一个实施例中，所述第一延时电路包括第一pmos管和第二pmos管；

8、所述第一pmos管的漏极与所述第二pmos管的漏极相连；所述第一pmos管的栅极与所述第二pmos管的栅极连接所述延时主体模块输出端；所述第一pmos管的源极与所述第二pmos管的源极连接所述延时调节模块的输出端。

9、在其中一个实施例中，所述第二延时电路包括第一nmos管、第二nmos管和第三nmos管，

10、所述第一nmos管的漏极连接所述延时调节模块的输出端、栅极连接所述延时主体模块输出端、源极连接所述第二nmos管的漏极；所述第二nmos管的栅极连接所述延时主体模块的输出端、源极连接所述第三nmos管的漏极；所述第三nmos管的栅极连接所述延时主体模块的输出端、源极连接公共地。

11、在其中一个实施例中，所述调节电路至少一个第一调节电路，用于对应提供至少一个延时信号输入；所述第一调节电路包括包括第四nmos管、第五nmos管和第六nmos管；

12、所述第四nmos管的栅极连接所述延时信号的输入端、漏极连接所述延时调节模块的输出端、源极连接所述第五nmos管的漏极；所述第五nmos管的栅极连接所述延时信号的输入端、源极连接所述第六nmos管的漏极；所述第六nmos管的栅极连接所述延时主体模块输出端、源极连接公共地。

13、在其中一个实施例中，所述调节电路包括至少一个第二调节电路，用于对应提供至少一个延时信号输入；所述第二调节电路包括第七nmos管和第八nmos管；

14、所述第七nmos管的栅极连接所述延时信号的输入端、漏极连接所述延时调节模块的输出端、源极连接所述第八nmos管的漏极；所述第八nmos管的栅极连接所述延时主体模块输出端、源极连接公共地。

15、在其中一个实施例中，所述调节电路包括至少一个第三调节电路，用于对应提供至少一个延时信号输入；所述第三调节电路包括第九nmos管、第十nmos管和第十一nmos管；

16、所述第九nmos管的栅极和所述第十nmos管的栅极相连，并连接所述延时信号的输入端；所述第九nmos管的漏极和所述第十nmos管的漏极相连，并连接所述延时调节模块的输出端；所述第九nmos管的源极和所述第十nmos管的源极相连，并连接所述第十一nmos管的漏极；所述第十一nmos管的栅极连接所述延时主体模块输出端、源极连接公共地。

17、在其中一个实施例中，所述延时主体模块包括若干个依次连接的延时单元，其中所述延时单元为mos电容。

18、在其中一个实施例中，所述装置包括连接在所述延时主体模块输入端的前置电路模块，用于修正所述第一信号传输过程中产生的电平跳变。

19、第二方面，本申请还提供了一种存储器，所述存储器包括存储阵列和外围电路，所述外围电路包括依次连接的控制电路、行列译码器和读写电路，所述读写电路中包括如上述第一方面所述的可调节延时装置，

20、所述控制电路，用于基于第一信号控制所述存储阵列的存储结构，并利用行列译码器对所述第一信号进行读写操作；

21、所述读写电路，用于在进行读写操作时，对所述第一信号进行延时调节。

22、上述可调节延时装置和存储器，通过延时主体模块用于对输入的第一信号延时第一时间后，输出第二信号以及连接在所述延时主体模块输出端的延时调节模块用于根据延时需求接收对应的延时信号对第二信号延时第二时间后，输出第三信号，实现了读写过程的可调节延时，提高了延时时刻的精确度。

技术特征：

1.一种可调节延时装置，其特征在于，所述装置包括：

2.根据权利要求1所述的可调节延时装置，其特征在于，所述延时调节模块包括延时单元以及调节单元；

3.根据权利要求2所述的可调节延时装置，其特征在于，所述第一延时电路包括第一pmos管和第二pmos管；

4.根据权利要求2所述的可调节延时装置，其特征在于，所述第二延时电路包括第一nmos管、第二nmos管和第三nmos管，

5.根据权利要求2所述的可调节延时装置，其特征在于，所述调节电路包括至少一个第一调节电路，用于对应提供至少一个延时信号输入；

6.根据权利要求2所述的可调节延时装置，其特征在于，所述调节电路包括至少一个第二调节电路，用于对应提供至少一个延时信号输入；

7.根据权利要求2所述的可调节延时装置，其特征在于，所述调节电路包括至少一个第三调节电路，用于对应提供至少一个延时信号输入；

8.根据权利要求1所述的可调节延时装置，其特征在于，所述延时主体模块包括若干个依次连接的延时单元，其中所述延时单元为mos电容。

9.根据权利要求1-8任一项所述的可调节延时装置，其特征在于，所述装置包括连接在所述延时主体模块输入端的前置电路模块，用于修正所述第一信号传输过程中产生的电平跳变。

10.一种存储器，其特征在于，所述存储器包括存储阵列和外围电路，所述外围电路包括依次连接的控制电路、行列译码器和读写电路，所述读写电路中包括如权利要求1至权利要求9任一项所述的可调节延时装置，

技术总结本申请涉及一种可调节延时装置和存储器。所述装置包括：延时主体模块，用于对输入的第一信号延时第一时间后，输出第二信号；连接在所述延时主体模块输出端的延时调节模块，用于根据延时需求接收对应的延时信号对所述第二信号延时第二时间后，输出第三信号。采用本方法能够解决现有技术中进行读写延时操作时时间调节方式繁琐的问题，实现了读写过程的可调节延时，提高了延时时刻的精确度。技术研发人员：俞姚杰,蓝帆,潘伟伟受保护的技术使用者：杭州广立微电子股份有限公司技术研发日：技术公布日：2024/1/15