混合库锁存器阵列的制作方法

背景技术：

1、本申请涉及sram和sram位单元。sram传统上使用6t或8t位单元。因为sram通常包括大量位单元，所以确保sram位单元面积利用的效率对于减少sram在所利用的硅面积方面的成本而言是重要的。

技术实现思路

1、因此，在一个实施方案中，一种静态随机存取存储器(sram)包括第一多个位单元和第一多个多路复用器电路。该sram还包括第二多个位单元和第二多个多路复用器电路。第一多个位单元耦合到第二多个多路复用器电路中的第一多路复用器电路，并且第二多个位单元耦合到第一多个多路复用器电路中的第二多路复用器电路。第一多个位单元和第一多个多路复用器电路具有第一性能水平，并且第二多个位单元和第二多个多路复用器电路具有低于第一性能水平的第二性能水平。

2、在另一个实施方案中，一种用于操作静态随机存取存储器(sram)的方法包括将来自第一多个位单元的第一位单元输出供应到第一多路复用器，第一多个位单元具有第一性能水平并且第一多路复用器具有低于第一性能水平的第二性能水平。第一多路复用器供应第一位单元输出中的一者作为来自第一多路复用器的第一多路复用器输出信号。该方法还包括将来自具有第二性能水平的第二多个位单元的第二位单元输出供应到具有第一性能水平的第二多路复用器。第二多路复用器供应第二位单元输出中的一者作为第二多路复用器输出信号。

3、一种静态随机存取存储器(sram)包括在具有第一性能水平的第一行单元中由标准单元形成的第一多个sram位单元和第一多路复用器电路。第二多个sram位单元和第二多路复用器电路形成在具有低于第一性能水平的第二性能水平的第二行第二单元中。第二多路复用器电路接收第一多个位单元的相应第一输出并且选择相应第一输出中的一者作为第二多路复用器输出信号。第一多路复用器电路接收第二多个sram位单元的相应第二输出并且选择相应第二输出中的一者作为第一多路复用器输出信号。

技术特征：

1.一种静态随机存取存储器(sram)，包括：

2.根据权利要求1所述的sram，其中所述sram包括具有所述第一性能水平的第一单元和具有所述第二性能水平的第二单元的交替行。

3.根据权利要求1或2所述的sram，还包括：

4.根据权利要求3所述的sram，

5.根据权利要求1或2所述的sram，其中至少部分地根据每个晶体管指状物的第一翅片数量来确定所述第一性能水平，并且至少部分地根据每个晶体管指状物的第二翅片数量来确定所述第二性能水平，并且所述第一翅片数量大于所述第二翅片数量。

6.根据权利要求5所述的sram，其中所述第一翅片数量为二，并且所述第二翅片数量为一。

7.根据权利要求1或2所述的sram，其中所述第一多个位单元形成所述sram的第一列的至少一部分，并且所述第二多个位单元形成所述sram的第二列的至少另一部分。

8.根据权利要求7所述的sram，其中所述第一列和所述第二列在所述sram中相邻。

9.根据权利要求7所述的sram，其中所述第一多个位单元和所述第二多个位单元中的每一者是锁存器位单元。

10.根据权利要求7所述的sram，其中所述第一多个位单元和所述第二多个位单元中的每一者是经写入掩码的位单元。

11.一种用于操作静态随机存取存储器(sram)的方法，包括：

12.根据权利要求11所述的方法，还包括：

13.根据权利要求12所述的方法，

14.根据权利要求11至13中任一项所述的方法，其中至少部分地根据每个晶体管指状物的第一翅片数量来确定所述第一性能水平，并且至少部分地根据每个晶体管指状物的第二翅片数量来确定所述第二性能水平，并且所述第一翅片数量大于所述第二翅片数量。

15.根据权利要求14所述的方法，其中所述第一翅片数量为二，并且所述第二翅片数量为一。

16.根据权利要求11至13中任一项所述的方法，还包括供应来自第一经写入掩码的位单元的所述第一位单元输出和来自第二经写入掩码的位单元的所述第二位单元输出。

17.一种静态随机存取存储器(sram)，包括：

18.根据权利要求17所述的静态随机存取存储器(sram)，其中所述第一多个sram位单元和所述第二多个sram位单元在相邻sram列中。

19.根据权利要求17或18所述的静态随机存取存储器(sram)，还包括：

技术总结本发明公开了一种静态随机存取存储器(SRAM)，该SRAM包括形成在混合标准单元架构中的第一行快单元中的快SRAM位单元和快多路复用器电路。慢SRAM位单元和慢多路复用器电路形成在第二行慢单元中。该慢多路复用器电路为该快SRAM位单元提供列输出，并且该快多路复用器电路为该慢SRAM位单元提供列输出。因此，一个SRAM列具有快位单元和慢多路复用器级，而相邻SRAM列具有慢位单元和快多路复用器级，从而在读取该SRAM时提供改进的性能平衡。技术研发人员：约翰·J·吴,拉塞尔·J·施莱伯受保护的技术使用者：超威半导体公司技术研发日：技术公布日：2024/1/15