逻辑分析解码方法及装置与流程

本公开涉及半导体测试，尤其涉及一种逻辑分析解码方法及装置。

背景技术：

1、随着半导体技术的飞速发展，以及各行业对电路的要求不断提升，对电路的性能进行测试，显得尤为重要。逻辑分析是对电路的行为模式进行分析的方法，是检验电路电学性能的一个重要测试手段。

2、对电路的逻辑分析主要采用逻辑分析仪进行，即通过逻辑分析仪对电路进行采样，结合对采样结果的解码来获知电路的行为模式。逻辑分析仪的解码几乎都是基于所述电路处于固定时钟频率下的采样结果的解码，传统的逻辑分析解码方法是通过将逻辑分析仪的采样频率与电路的固定时钟频率同步来保证解码的准确性。但是，在多种应用环境中，为了节省功耗，电路的变频操作越来越多，传统的逻辑分析解码方法无法应用于电路在变频应用环境下的行为。

3、因此，如何对处于变频环境下的电路进行逻辑分析解码，从而扩展逻辑分析的应用范围，是当前亟待解决的技术问题。

技术实现思路

1、本公开一些实施例提供的逻辑分析解码方法及装置，用于解决无法对变频环境下的存储器电路块进行逻辑分析解码的问题，以扩展逻辑分析的应用领域。

2、根据一些实施例，本公开提供了一种逻辑分析解码方法，包括如下步骤：

3、获取存储器电路块的采样文件，并生成所述存储器电路块的指令序列文件，所述采样文件包括多个采样结果，每个所述采样结果包括采样点、以及与所述采样点对应的所述存储器电路块的管脚状态，所述指令序列文件中包括多个施加至所述存储器电路块中的测试指令；

4、对齐多个所述测试指令与多个所述采样结果；

5、根据对齐后的多个所述测试指令与多个所述采样结果判断所述存储器电路块是否触发变频，若是，则根据多个所述采样结果计算所述存储器电路块的切换时钟频率；

6、根据所述切换时钟频率对齐多个所述测试指令与多个所述采样结果。

7、在一些实施例中，获取存储器电路块的采样文件的具体步骤包括：

8、采用逻辑分析仪在固定采样频率下获取存储器电路块的采样文件。

9、在一些实施例中，根据对齐后的多个所述测试指令与多个所述采样结果判断所述存储器电路块是否触发变频的具体步骤还包括：

10、对多个所述采样结果按照采样的时间顺序依次排列，并进行至少一次如下第一循环步骤，直至所述存储器电路块的第一当前时钟频率大于触发阈值，所述第一循环步骤包括：

11、自第一初始位置的所述采样结果开始、依序提取预设数量的所述采样结果；

12、根据所述预设数量的所述采样结果计算所述存储器电路块的第一当前时钟频率；

13、判断所述第一当前频率是否大于触发阈值，若否，则以与所述第一初始位置相邻的下一位置的所述采样结果作为第一初始位置的采样结果进行下一次第一循环步骤。

14、在一些实施例中，所述管脚状态包括第一状态和第二状态；根据所述预设数量的所述采样结果计算所述存储器电路块的第一当前时钟频率的具体步骤包括：

15、分隔依时间顺序排列的所述预设数量的所述采样结果为多组第一子采样结果，每组所述第一子采样结果包括连续分布的若干所述第一状态、以及与连续分布的若干所述第一状态相邻的连续分布的若干所述第二状态；

16、分别计算每组所述第一子采样结果的频率，作为第一子时钟频率；

17、计算多个所述第一子时钟频率的平均值，作为所述第一当前时钟频率。

18、在一些实施例中，所述触发阈值为300mhz。

19、在一些实施例中，根据多个所述采样结果计算所述存储器电路块的切换时钟频率的具体步骤包括：

20、以与大于所述触发阈值的所述第一当前时钟频率对应的所述第一初始位置作为第二初始位置，进行至少一次如下第二循环步骤，直至至少相邻的两次所述第二循环步骤计算得到的第二当前时钟频率相同，并以相同的所述第二当前时钟频率作为所述存储器电路块的切换时钟频率；所述第二循环步骤包括：

21、自第二初始位置的所述采样结果开始、依序提取预设数量的所述采样结果；

22、根据所述预设数量的所述采样结果计算所述存储器电路块的第二当前时钟频率；

23、判断所述第二当前时钟频率是否与上一次所述第二循环步骤计算得到的所述第二当前时钟频率相同，若否，以与所述第二初始位置相邻的下一位置的所述采样结果作为第二初始位置的采样结果进行下一次第二循环步骤。

24、在一些实施例中，所述测试指令包括片选信号和地址信号；根据所述切换时钟频率对齐多个所述测试指令与多个所述采样结果的具体步骤包括：

25、根据所述切换时钟频率对齐所述片选信号与所述采样结果中的所述管脚状态；

26、根据所述切换时钟频率对齐所述地址信号与所述采样结果中的所述管脚状态。

27、在一些实施例中，所述采样文件包括按时间顺序排布的多个记录行，每个所述记录行记录一个所述采样结果；根据所述切换时钟频率对齐所述片选信号与所述采样结果中的所述管脚状态的具体步骤包括：

28、根据所述切换时钟频率选取向所述存储器电路块施加所述片选信号之后所述管脚状态由所述第一状态变为所述第二状态的所述记录行，作为片选当前行；

29、获取与所述片选当前行相邻的前后两个所述记录行之间的时间间隔，作为第一片选时间；

30、获取所述片选当前行之前的所述采样结果中所述管脚状态由所述第一状态变为所述第二状态所在的所述记录行与所述片选当前行之间的时间间隔，作为第二片选时间；

31、计算所述第一片选时间与所述第二片选时间之间的差值，作为所述片选信号的配置时间。

32、在一些实施例中，根据所述切换时钟频率对齐所述地址信号与所述采样结果中的所述管脚状态的具体步骤包括：

33、根据所述切换时钟频率选取向所述存储器电路块施加所述地址信号之后所述管脚状态由所述第一状态变为所述第二状态的所述记录行，作为地址当前行；

34、获取与所述地址当前行相邻的前后两个所述记录行之间的时间间隔，作为第一地址时间；

35、计算所述第一地址时间与所述第二地址时间之间的差值，作为所述地址信号的配置时间。

36、在一些实施例中，根据所述切换时钟频率对齐多个所述测试指令与多个所述采样结果之后，还包括如下步骤：

37、将所述片选信号的配置时间与所述地址信号的配置时间作为解码指令，并采用所述解码指令与所述固定采样频率对齐的配置继续对所述采样结果进行解码。

38、根据另一些实施例，本公开还提供了一种逻辑分析解码装置，包括处理器，还包括：

39、存储器，连接所述处理器，用于存储存储器电路块的采样文件，并生成所述存储器电路块的指令序列文件，所述采样文件包括多个采样结果，每个所述采样结果包括采样点、以及与所述采样点对应的所述存储器电路块的管脚状态，所述指令序列文件中包括多个施加至所述存储器电路块中的测试指令；

40、第一对齐电路，连接所述处理器，用于根据所述初始时钟频率分别对齐多个所述测试指令与多个所述采样结果；

41、判断电路，连接所述处理器，用于根据对齐后的多个所述测试指令与多个所述采样结果判断所述存储器电路块是否触发变频，若是，则根据多个所述采样结果计算所述存储器电路块的切换时钟频率；

42、第二对齐电路，连接所述处理器，用于根据所述切换时钟频率对齐多个所述测试指令与多个所述采样结果。

43、在一些实施例中，还包括：

44、接入端口，连接所述存储器，用于接收逻辑分析仪在固定采样频率下获取存储器电路块的采样文件。

45、在一些实施例中，所述存储器中的多个所述采样结果按照采样的时间顺序依次排列；所述判断电路包括第一循环电路，所述第一循环电路用于行至少一次如下第一循环步骤，直至所述存储器电路块的第一当前时钟频率大于触发阈值，所述第一循环步骤包括：

46、自第一初始位置的所述采样结果开始、依序提取预设数量的所述采样结果；

47、根据所述预设数量的所述采样结果计算所述存储器电路块的第一当前时钟频率；

48、判断所述第一当前频率是否大于触发阈值，若否，则以与所述第一初始位置相邻的下一位置的所述采样结果作为第一初始位置的采样结果进行下一次第一循环步骤。

49、在一些实施例中，管脚状态包括第一状态和第二状态；

50、所述第一循环电路还用于分隔依时间顺序排列的所述预设数量的所述采样结果为多组第一子采样结果，每组所述第一子采样结果包括连续分布的若干所述第一状态、以及与连续分布的若干所述第一状态相邻的连续分布的若干所述第二状态；所述第一循环电路还用于分别计算每组所述第一子采样结果的频率，作为第一子时钟频率；所述第一循环电路还用于计算多个所述第一子时钟频率的平均值，作为所述第一当前时钟频率。

51、在一些实施例中，所述触发阈值为300mhz。

52、在一些实施例中，所述判断电路还包括第二循环电路，所述第二循环电路用于以与大于所述触发阈值的所述第一当前时钟频率对应的所述第一初始位置作为第二初始位置，进行至少一次如下第二循环步骤，直至至少相邻的两次所述第二循环步骤计算得到的第二当前时钟频率相同，并以相同的所述第二当前时钟频率作为所述存储器电路块的切换时钟频率；所述第二循环步骤包括：

53、自第二初始位置的所述采样结果开始、依序提取预设数量的所述采样结果；

54、根据所述预设数量的所述采样结果计算所述存储器电路块的第二当前时钟频率；

55、判断所述第二当前时钟频率是否与上一次所述第二循环步骤计算得到的所述第二当前时钟频率相同，若否，以与所述第二初始位置相邻的下一位置的所述采样结果作为第二初始位置的采样结果进行下一次第二循环步骤。

56、在一些实施例中，所述测试指令包括片选信号和地址信号；所述第二对齐电路还用于根据所述切换时钟频率对齐所述片选信号与所述采样结果中的所述管脚状态，并根据所述切换时钟频率对齐所述地址信号与所述采样结果中的所述管脚状态。

57、在一些实施例中，所述采样文件包括按时间顺序排布的多个记录行，每个所述记录行记录一个所述采样结果；

58、所述第二对齐电路包括片选信号对齐电路，所述片选信号对齐电路用于根据所述切换时钟频率选取向所述存储器电路块施加所述片选信号之后所述管脚状态由所述第一状态变为所述第二状态的所述记录行，作为片选当前行；所述片选信号对齐电路还用于获取与所述片选当前行相邻的前后两个所述记录行之间的时间间隔，作为第一片选时间，并获取所述片选当前行之前的所述采样结果中所述管脚状态由所述第一状态变为所述第二状态所在的所述记录行与所述片选当前行之间的时间间隔，作为第二片选时间；所述片选信号对齐电路还用于计算所述第一片选时间与所述第二片选时间之间的差值，作为所述片选信号的配置时间。

59、在一些实施例中，所述第二对齐电路还包括地址信号对齐电路，所述地址信号对齐电路用于根据所述切换时钟频率选取向所述存储器电路块施加所述地址信号之后所述管脚状态由所述第一状态变为所述第二状态的所述记录行，作为地址当前行，获取与所述地址当前行相邻的前后两个所述记录行之间的时间间隔，作为第一地址时间；所述地址信号对齐电路还用于计算所述第一地址时间与所述第二地址时间之间的差值，作为所述地址信号的配置时间。

60、在一些实施例中，所述处理器用于将所述片选信号的配置时间与所述地址信号的配置时间作为解码指令，并采用所述解码指令与所述固定采样频率对齐的配置继续对所述采样结果进行解码。

61、本公开一些实施例提供的逻辑分析解码方法及装置，在确认待测试的存储器电路块触发变频之后，则根据逻辑分析的采样结果计算存储器电路块的切换时钟频率，并根据所述切换时钟频率对齐多个所述测试指令与多个所述采样结果，从而能够将所述存储器电路块在变频环境下的测试指令与逻辑分析的采样结果对齐，实现了对处于变频环境下的存储器电路块进行逻辑分析解码，从而扩展逻辑分析的应用范围。