一种或非逻辑式的存内逻辑计算系统及计算方法

本发明涉及存内逻辑计算系统领域，特别是一种或非逻辑式的存内逻辑计算系统及计算方法。

背景技术：

1、在过去的几十年里，半导体器件特征尺寸的缩小推动了数字计算机的逻辑和内存容量的不断增加。然而，随着后摩尔时代的到来，摩尔定律已达到其极限。标准cmos元件的特征尺寸的物理极限正在逼近。这意味着计算能力的扩张将在未来十年或二十年内达到一个极限。未来增长算力的一种可行方案是在非冯诺依曼架构中实现存内计算。在冯诺依曼架构中，存储单元和运算单元是分离的，这会产生“存储墙”和“功耗墙”两个严重限制计算系统性能的问题。“存储墙”是指cpu和内存之间的速度不匹配，cpu的运算速度比内存读写速度快很多，而且随着cpu的发展，其速度的提升更快，但是内存的速度提升相对较慢，导致cpu在等待内存读写完成时浪费了很多时间，从而限制了整个运算系统的性能。“功耗墙”是指在cpu执行指令的过程中涉及到数据的传输，cpu需要从内存中读取数据，然后将计算结果写回内存。而数据的传输会消耗大量的能量，当cpu频率越来越高时，数据传输量也越来越大，导致功耗也越来越高，从而限制了整个运算系统的性能。非冯诺依曼架构的存内计算可以解决这两个问题，在非冯诺依曼架构中数据可以直接在存储单元中进行运算，这可以大大提高芯片的能效和速度。

2、过去十几年间，基于存内计算的模拟数值计算领域已经取得了不错的发展。但是，如何在大规模存储阵列中实现存内逻辑运算到目前为止还是一个挑战。长期以来，研究人员一直在研究用记忆二极管进行存内逻辑运算，并取得了很多成果。然而，他们先前的研究仅限于单一的逻辑操作和电路单元演示，不能在大规模存储阵列中实现存内逻辑运算。因此，如何在大规模存储阵列中实现可行的存内逻辑计算系统是一个迫在眉睫的问题。

技术实现思路

1、公开了一种或非逻辑式的存内逻辑计算系统及计算方法。本发明通过将任意一个二元布尔逻辑式分解为以或非逻辑为基本逻辑操作的形式，在基于具有非易失性和整流特性的可编程二极管的存储阵列中进行逻辑运算，从而实现在存储单元中直接进行逻辑运算的功能。与传统的方案相比，本发明提出的方法操作便捷，可扩展性强，可用于大规模的存储器阵列中，可实现的范围广，可用于实现任意的二元布尔逻辑式，对于存内逻辑计算领域的发展具有重要的意义。

2、一种或非逻辑式的存内逻辑计算系统，包括一个时序控制单元d，至少一组记忆二极管a、b、c和至少一个控制单元u；所述记忆二极管的负极均连接在同一条位线(bitline)的一端，5个记忆二极管的正极连接不同字线；位线的另一端连接所述控制单元u；所述字线连接时序控制单元d。

3、进一步地，所述记忆二极管为基于锗基mos器件的记忆二极管。

4、进一步地，所述记忆二极管由三层不同的结构组成，最顶层由金属电极构成，中间层由电阻转换层构成，底层由半导体电极构成；顶层的金属电极由pt金属制作而成，电阻转换层由氧化锗、氧化铝、氧化铪从下至上依次堆叠而成，底层的半导体电极由锗材料制作而成。

5、进一步地，所述记忆二极管记在工作状态中其底电极接地，在其顶电极施加相应电压，从而实现记忆二极管在关态与开态之间的转化。

6、进一步地，处于关态的记忆二极管在施加负向电压后电阻突然减小，这个过程称为set，记忆二极管由关态转为开态，可视作二极管器件；处于开态的记忆二极管在施加正向电压后电阻突然增大，这个过程称为reset，记忆二极管由开态转为关态，可视作具有高阻值的电阻。

7、采用上述或非逻辑式的存内逻辑计算系统的存内逻辑计算方法，通过将任意一个二元布尔逻辑式分解为或非逻辑式的方法实现存内逻辑计算。

8、把任意一个二元布尔逻辑式按以下公式分解为以或非逻辑为基本元素的逻辑表达式：

9、(1)其中，

10、c'为逻辑表达式中的输出，对应记忆二极管c的导通状态，c’为1，则对应的记忆二极管c导通；c’为0，则对应的记忆二极管c不导通；

11、a'、b'为任意一个二元布尔逻辑式的输入，logic代表逻辑运算符号，m1、m2、m3、m4为逻辑表达式中a’、b’、中的一个，且各不相同；a’、b’、依次对应记忆二极管a、b、的导通状态，若a’、b’、为1，则对应的记忆二极管a、b、导通，若a’、b’、为0，则对应的记忆二极管a、b、不导通；其中为m1与m2进行或运算之后再进行取反；为m3与m4进行或运算之后再进行取反；为对a'进行取反操作；为对b'进行取反操作；

12、(2)在时序控制单元d产生的第一个时序控制过程t0～t1中，操作m1和m2对应的记忆二极管，如果m1对应的逻辑值为逻辑1，则对m1对应的记忆二极管施加set电压；如果m1对应的逻辑值为逻辑0，则对m1对应的记忆二极管施加0电压；如果m2对应的逻辑值为逻辑1，则对m2对应的记忆二极管施加set电压；如果m2对应的逻辑值为逻辑0，则对m2对应的记忆二极管施加0电压；

13、(3)在时序控制单元d产生的第二个时序控制过程t1～t2中，操作记忆二极管c，对记忆二极管c施加set电压；

14、(4)在时序控制单元d产生的第三个时序控制过程t2～t3中，操作m3和m4对应的记忆二极管，如果m3对应的逻辑值为逻辑1，则对m3对应的记忆二极管施加set电压；如果m3对应的逻辑值为逻辑0，则对m3对应的记忆二极管施加0电压；如果m4对应的逻辑值为逻辑1，则对m4对应的记忆二极管施加set电压；如果m4对应的逻辑值为逻辑0，则对m4对应的记忆二极管施加0电压；

15、(5)在时序控制单元d产生的第四个时序控制过程t3～t4中，操作记忆二极管c，对记忆二极管c施加set电压。

16、本发明的有益效果在于：

17、可以在大规模存储阵列中实现存内逻辑计算，将非冯诺依曼架构的存内计算推广到通用计算领域，提升存内计算芯片的能效与速度，将存内计算芯片应用到逻辑运算领域。

技术特征：

1.一种或非逻辑式的存内逻辑计算系统，其特征在于，包括一个时序控制单元d，至少一组记忆二极管a、b、c和至少一个控制单元u；所述记忆二极管的负极均连接在同一条位线(bitline)的一端，5个记忆二极管的正极连接不同字线；位线的另一端连接所述控制单元u；所述字线连接时序控制单元d。

2.根据权利要求1所述的一种或非逻辑式的存内逻辑计算系统，其特征在于，所述记忆二极管由三层不同的结构组成，最顶层由金属电极构成，中间层由电阻转换层构成，底层由半导体电极构成；顶层的金属电极由pt金属制作而成，电阻转换层由氧化锗、氧化铝、氧化铪从下至上依次堆叠而成，底层的半导体电极由锗材料制作而成。

3.根据权利要求2所述的一种或非逻辑式的存内逻辑计算系统，其特征在于，所述记忆二极管在工作状态中其底电极接地，在其顶电极施加相应电压，从而实现记忆二极管在关态与开态之间的转化。

4.根据权利要求3所述的一种或非逻辑式的存内逻辑计算系统，其特征在于，处于关态的记忆二极管在施加负向电压后电阻突然减小，这个过程称为set，记忆二极管由关态转为开态，可视作二极管器件；处于开态的记忆二极管在施加正向电压后电阻突然增大，这个过程称为reset，记忆二极管由开态转为关态，可视作具有高阻值的电阻。

5.采用权利要求1所述的或非逻辑式的存内逻辑计算系统进行存内逻辑计算的方法，其特征在于，通过将任意一个二元布尔逻辑式分解为或非逻辑式的方法实现存内逻辑计算，具体步骤如下：

6.根据权利要求5所述的方法，在t0～t1、t2～t3两个时序控制过程中位线上任意一个记忆二极管导通时，控制单元u将位线电压拉至-1/2vdd，否则位线一直接地。

技术总结本发明涉及一种或非逻辑式的存内逻辑计算系统，包括一个时序控制单元D，至少一组记忆二极管A、B、C和至少一个控制单元U；5个记忆二极管的负极均连接在同一条位线(Bitline)的一端，5个记忆二极管的正极连接不同字线；位线的另一端连接所述控制单元U；所述控制单元U用于控制位线接地或将位线上的电压拉到‑1/2VDD。可以在大规模存储阵列中实现存内逻辑计算，将非冯诺依曼架构的存内计算推广到通用计算领域，提升存内计算芯片的能效与速度，将存内计算芯片应用到逻辑运算领域。技术研发人员：陈冰,叶佳宝,崔学成,毕浩雄,王万年,曹继芳受保护的技术使用者：浙江大学技术研发日：技术公布日：2024/1/15