具有并联阻抗调整电路系统的存储器装置和系统和其操作方法与流程

本公开总体上涉及存储器装置，并且更具体地涉及具有并联阻抗调整电路系统的存储器装置和系统和其操作方法。

背景技术：

1、存储器装置广泛用于存储与如计算机、无线通信装置、相机、数字显示器等各种电子装置有关的信息。通过对存储器单元的不同状态进行编程来存储信息。存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)等。存储器装置可以是易失性的或非易失性的。改进存储器装置通常可以包含增加存储器单元密度、增加读取/写入速度或以其它方式降低操作等待时间、增加可靠性、增加数据保留、降低功耗或降低制造成本以及其它度量。

技术实现思路

1、一方面，本公开涉及一种存储器装置，其包括：多个阻抗调整电路系统，每个阻抗调整电路系统被配置成向具有时钟阻抗的接收到的时钟信号提供相应阻抗；其中所述多个阻抗调整电路系统的所述相应阻抗在涉及对应于所述多个阻抗调整电路系统中的一者的存储器单元的读取操作期间提供基于所述时钟阻抗的组合阻抗，以及其中所述多个阻抗调整电路系统中的每一者的所述相应阻抗是所述时钟阻抗的整数倍。

2、另一方面，本公开涉及一种方法，其包括：在第一存储器装置处接收具有时钟阻抗的时钟信号；在第二存储器装置处接收具有所述时钟阻抗的所述时钟信号；以及在涉及对应于所述第一存储器装置的存储器单元的读取操作期间，调整在所述第一存储器装置处的第一阻抗和在所述第二存储器装置处的第二阻抗以提供至少部分地基于所述时钟阻抗的组合阻抗，其中所述第一阻抗和所述第二阻抗中的每一者是所述时钟阻抗的整数倍。

3、又一方面，本公开涉及一种存储器装置，其包括：第一阻抗调整电路系统，所述第一阻抗调整电路系统被配置成向具有时钟阻抗的接收到的时钟信号提供第一阻抗；以及第二阻抗调整电路系统，所述第二阻抗调整电路系统被配置成向接收到的所述时钟信号提供第二阻抗；其中所述第一阻抗调整电路系统包括被配置成检测所述时钟阻抗的阻抗检测电路系统，以及其中所述第一阻抗和所述第二阻抗被配置成提供至少部分地基于所检测的所述时钟阻抗的组合阻抗。

4、再一方面，本公开涉及一种存储器系统，其包括：第一存储器装置，所述第一存储器装置包含第一阻抗调整电路系统，所述第一阻抗调整电路系统被配置成向具有时钟阻抗的接收到的时钟信号提供第一阻抗；以及第二存储器装置，所述第二存储器装置包含第二阻抗调整电路系统，所述第二阻抗调整电路系统被配置成向接收到的所述时钟信号提供第二阻抗；其中所述第一阻抗调整电路系统包括被配置成检测所述时钟阻抗的阻抗检测电路系统，以及其中当所述第一阻抗调整电路系统和所述第二阻抗调整电路系统并联连接到接收到的所述时钟信号时，所述第一阻抗和所述第二阻抗被配置成提供等于所检测的所述时钟阻抗的组合阻抗。

5、再一方面，本公开涉及一种方法，其包括：在第一存储器装置的第一时钟端子处接收具有时钟阻抗的时钟信号；在第二存储器装置的第二时钟端子处接收具有所述时钟阻抗的所述时钟信号；在所述第一时钟端子处检测所述时钟阻抗；以及调整在所述第一时钟端子处的第一阻抗和在所述第二时钟端子处的第二阻抗以提供至少部分地基于所检测的所述时钟阻抗的组合阻抗。

技术特征：

1.一种存储器装置，其包括：

2.根据权利要求1所述的存储器装置，其中所述时钟信号是差分时钟信号。

3.根据权利要求1所述的存储器装置，其中所述时钟信号包括数据时钟信号wck。

4.根据权利要求3所述的存储器装置，其进一步包括：

5.根据权利要求1所述的存储器装置，其中当所述多个阻抗调整电路系统连接到接收到的所述时钟信号并且彼此并联时，所述组合阻抗等于所述时钟阻抗。

6.根据权利要求1所述的存储器装置，其中所述多个阻抗调整电路系统中的每一者包含被配置成检测所述时钟阻抗的阻抗检测电路。

7.根据权利要求1所述的存储器装置，其中所述多个阻抗调整电路系统中的每一者包含阻抗倍增器电路系统，所述阻抗倍增器电路系统被配置成将所述相应阻抗生成为所述时钟阻抗的倍数。

8.根据权利要求1所述的存储器装置，其中单个半导体管芯包括所述多个阻抗调整电路系统。

9.根据权利要求1所述的存储器装置，其中第一半导体管芯包括所述多个阻抗调整电路系统中的第一个，且第二半导体管芯包括所述多个阻抗调整电路系统中的第二个。

10.根据权利要求1所述的存储器装置，其中所述多个阻抗调整电路系统的所述相应阻抗相等。

11.根据权利要求1所述的存储器装置，其中所述多个阻抗调整电路系统中的第一个的所述相应阻抗不同于所述多个阻抗调整电路系统中的第二个的所述相应阻抗。

12.根据权利要求1所述的存储器装置，其中所述存储器装置是动态随机存取存储器dram装置。

13.一种方法，其包括：

14.根据权利要求13所述的方法，其中所述时钟信号是差分时钟信号。

15.根据权利要求13所述的方法，其中所述时钟信号包括数据时钟信号wck。

16.根据权利要求15所述的方法，其中：

17.根据权利要求13所述的方法，其进一步包括：

18.根据权利要求13所述的方法，其中所述第一阻抗等于所述第二阻抗。

19.根据权利要求13所述的方法，其中所述第一阻抗不同于所述第二阻抗。

20.一种存储器装置，其包括：

21.根据权利要求20所述的存储器装置，其中当所述第一阻抗调整电路系统和所述第二阻抗调整电路系统连接到接收到的所述时钟信号并且彼此并联时，所述组合阻抗等于所述时钟阻抗。

22.根据权利要求20所述的存储器装置，其中所述第一阻抗和所述第二阻抗两者均大于所述时钟阻抗。

23.根据权利要求20所述的存储器装置，其中所述第一阻抗调整电路系统和所述第二阻抗调整电路系统包含阻抗倍增器电路系统，所述阻抗倍增器电路系统被配置成将所述第一阻抗生成为所述时钟阻抗的倍数。

24.根据权利要求20所述的存储器装置，其中所述第一阻抗等于所述第二阻抗。

25.根据权利要求20所述的存储器装置，其中接收到的所述时钟信号是数据时钟信号。

26.根据权利要求20所述的存储器装置，其进一步包括：

27.根据权利要求20所述的存储器装置，其中接收到的所述时钟信号是差分时钟信号，所述差分时钟信号包括第一时钟信号和互补的第二时钟信号。

28.根据权利要求20所述的存储器装置，其中单个半导体管芯包括所述第一阻抗调整电路系统和所述第二阻抗调整电路系统。

29.根据权利要求20所述的存储器装置，其中第一半导体管芯包括所述第一阻抗调整电路系统，并且第二半导体管芯包括所述第二阻抗调整电路系统。

30.根据权利要求20所述的存储器装置，其中所述存储器装置是动态随机存取存储器dram装置。

31.一种存储器系统，其包括：

32.根据权利要求31所述的存储器系统，其中所述第一阻抗和所述第二阻抗两者均大于所述时钟阻抗。

33.根据权利要求31所述的存储器系统，其中所述第一阻抗调整电路系统和所述第二阻抗调整电路系统包含阻抗倍增器电路系统，所述阻抗倍增器电路系统被配置成将所述第一阻抗生成为所述时钟阻抗的倍数。

34.根据权利要求31所述的存储器系统，其中所述第一阻抗等于所述第二阻抗。

35.根据权利要求31所述的存储器系统，其中接收到的所述时钟信号是数据时钟信号。

36.根据权利要求31所述的存储器系统，其中：

37.根据权利要求36所述的存储器系统，其中所述第一阻抗、所述第二阻抗、所述第三阻抗和所述第四阻抗各自彼此相等。

38.根据权利要求36所述的存储器系统，其中所述第一阻抗、所述第二阻抗、所述第三阻抗或所述第四阻抗中的至少一个阻抗不同于所述第一阻抗、所述第二阻抗、所述第三阻抗或所述第四阻抗中的至少一个阻抗。

39.一种方法，其包括：

40.根据权利要求39所述的方法，其中所述第一阻抗和所述第二阻抗两者均大于所述时钟阻抗。

41.根据权利要求39所述的方法，其中所述第一阻抗等于所述第二阻抗。

42.根据权利要求39所述的方法，其中接收到的所述时钟信号是数据时钟信号。

43.根据权利要求39所述的方法，其中接收到的所述时钟信号是差分时钟信号，所述差分时钟信号包括第一时钟信号和互补的第二时钟信号。

技术总结本公开涉及具有并联阻抗调整电路系统的存储器装置和系统和其操作方法。本公开提供了与通过公共时钟信号进行的存储器操作有关的方法、系统和设备。包含一或多个存储器装置的存储器装置或系统可通过公共时钟信号进行操作，而不会因接通或断开管芯上终端产生延迟。例如，一种存储器装置可以包括第一和第二阻抗调整电路系统，第一阻抗调整电路系统被配置成向具有时钟阻抗的接收到的时钟信号提供第一阻抗，第二阻抗调整电路系统被配置成向所述接收到的时钟信号提供第二阻抗。当第一阻抗调整电路系统和第二阻抗调整电路系统并联连接到所述接收到的时钟信号时，所述第一阻抗和所述第二阻抗可以被配置成提供约等于所述时钟阻抗的组合阻抗。技术研发人员：李炫柳受保护的技术使用者：美光科技公司技术研发日：技术公布日：2024/1/15