写辅助电路和静态随机存取存储器的制作方法

本技术涉及静态随机存取存储器，特别是涉及一种写辅助电路和静态随机存取存储器。

背景技术：

1、静态随机存取存储器(static random access memory，sram)是随机存取存储器的一种。

2、sram包括存储单元和与存储单元连接的位线。随着集成电路工艺尺寸的不断缩小，特别是工艺尺寸发展到16nm之后，制程偏差的进一步增大和电源电压的降低使得存储单元越来越难以进行写操作，即存储单元内存储的数据难以被修改。写操作存在困难的一种表现形式是需要较长的时间完成写入操作，另一种表现形式则更为严重，即几乎无法改写存储单元中的数据。

3、为了解决上述写困难的问题，位线负电压技术(negative bit line，nbl)被应用到sram的设计当中。位线负电压技术的实现方法是：在写操作时位线电压不再被下拉到地电压vss，而是比地电压vss更低的电压，一般vss的电压值为0，则一个比vss更低的电压即是一个负电压。位线的电压是负值，用于写入的nmos晶体管的驱动能力将大于位线的电压为0的情况，这样就更容易实现存储单元的写操作。然而目前，如何快速、稳定的将负电压传输至位线bl，又成为当下亟需解决的新难题。

技术实现思路

1、基于此，有必要针对上述技术问题，提供一种能够快速、稳定的将负电压传输至位线的写辅助电路和静态随机存取存储器。

2、第一方面，本技术提供了一种写辅助电路，应用于静态随机存取存储器，所述静态随机存取存储器包括与存储单元连接的位线；所述写辅助电路包括：

3、预充电路，与所述位线连接，用于对所述位线进行预充电；

4、传输电路，与所述位线连接，用于传输信号；

5、下拉电路，与所述传输电路连接，用于根据接收到的数据信号将所述位线的电压下拉至地电压；

6、写入电路，与所述传输电路连接，用于在所述位线的电压被下拉为所述地电压时，将所述写入电路提供的负电压通过所述传输电路输入至所述位线中。

7、在其中一个实施例中，所述位线包括第一位线和第二位线；

8、所述传输电路的第一输出端与所述第一位线连接，所述传输电路的第二输出端与所述第二位线连接；

9、所述下拉电路的第一输入端接入第一数据信号，所述下拉电路的第一输出端与所述传输电路的第一输入端连接，所述下拉电路的第二输入端接入第二数据信号，所述下拉电路的第二输出端与所述传输电路的第二输入端连接，所述下拉电路接地，所述下拉电路用于根据所述第一数据信号将所述第一位线的电压下拉至所述地电压，或者根据所述第二数据信号将所述第二位线的电压下拉至所述地电压，其中，所述第一数据信号与所述第二数据信号不同。

10、在其中一个实施例中，所述下拉电路包括：两个子下拉电路；两个所述子下拉电路的输入端分别为所述下拉电路的第一输入端和第二输入端，两个所述子下拉电路的输出端分别为所述下拉电路的第一输出端和第二输出端；

11、其中，所述子下拉电路包括开关单元、下拉单元和切换单元；

12、所述开关单元的输入端为所述子下拉电路的输入端，所述开关单元的第一控制端接入第一控制信号，所述开关单元的第二控制端接入第二控制信号，其中，所述第二控制信号为所述第一控制信号的反向输出信号；

13、所述下拉单元的输入端接地，所述下拉单元的输出端为所述子下拉电路的输出端，所述下拉单元的控制端与所述开关单元的输出端连接，所述下拉单元用于根据所述第一数据信号将所述第一位线的电压下拉至所述地电压，或者根据所述第二数据信号将所述第二位线的电压下拉至所述地电压；

14、所述切换单元的输入端接地，所述切换单元的输出端与所述下拉单元的控制端连接，所述切换单元的控制端接入所述第二控制信号，所述切换单元用于在所述第一位线的电压被下拉为所述地电压时或者在所述第二位线的电压被下拉为所述地电压时，根据所述第二控制信号控制所述下拉单元关断。

15、在其中一个实施例中，所述开关单元包括传输门，所述传输门的第一端接入所述第一数据信号或者所述第二数据信号，所述传输门的第一控制端接入所述第一控制信号，所述传输门的第二控制端接入所述第二控制信号；

16、所述下拉单元包括一晶体管，该晶体管的第一端接地，该晶体管的第二端与所述传输电路的第一输入端或者第二输入端连接，该晶体管的控制端与所述传输门的第二端连接；

17、所述切换单元包括另一晶体管，该晶体管的第一端接地，该晶体管的第二端与所述下拉单元中晶体管的控制端连接，该晶体管的控制端接入所述第二控制信号。

18、在其中一个实施例中，所述下拉单元和所述切换单元中晶体管的类型均为n型。

19、在其中一个实施例中，所述下拉单元中晶体管为鳍式场效应晶体管。

20、在其中一个实施例中，所述位线包括第一位线和第二位线；

21、所述传输电路的第一输出端与所述第一位线连接，所述传输电路的第二输出端与所述第二位线连接；

22、所述写入电路的输入端接入第一控制信号，所述写入电路的第一输出端与所述传输电路的第一输入端连接，所述写入电路的第二输出端与所述传输电路的第二输入端连接，所述写入电路接地，所述写入电路用于在所述第一位线的电压被下拉为所述地电压时，根据所述第一控制信号将所述负电压传输至所述第一位线中，或者在所述第二位线的电压被下拉为所述地电压时，根据所述第一控制信号将所述负电压传输至所述第二位线中。

23、在其中一个实施例中，所述写入电路包括：负压生成单元和负压写入单元；

24、所述负压生成单元的输入端接入所述第一控制信号，所述负压生成单元接地，所述负压生成单元用于根据所述第一控制信号生成所述负电压；

25、所述负压写入单元的输入端与所述负压生成单元的输出端连接，所述负压写入单元的第一输出端与所述传输电路的第一输入端连接，所述负压写入单元的第二输出端与所述传输电路的第二输入端连接，所述负压写入单元用于在所述第一位线的电压被下拉为所述地电压时将所述负电压传输至所述第一位线中，或者在所述第二位线的电压被下拉为所述地电压时将所述负电压传输至所述第二位线中。

26、在其中一个实施例中，所述负压写入单元包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；

27、所述第五晶体管的第一端与所述第七晶体管的第一端连接，所述第五晶体管的第二端与所述第六晶体管的第一端连接，所述第七晶体管的第二端与所述第八晶体管的第一端连接，所述第六晶体管的第二端与所述第八晶体管的第二端连接；

28、其中，所述第六晶体管的第一端与所述传输电路的第一输入端连接，所述第八晶体管的第一端与所述传输电路的第二输入端连接，所述第六晶体管的第二端与所述负压生成单元的输出端连接；所述第五晶体管的控制端与所述第六晶体管的控制端连接，所述第五晶体管的控制端与所述第八晶体管的第一端连接，所述第七晶体管的控制端与所述第八晶体管的控制端连接，所述第七晶体管的控制端与所述第六晶体管的第一端连接；

29、所述负压生成单元包括：第九晶体管和第一电容；

30、所述第九晶体管的控制端接入所述第一控制信号，所述第九晶体管的第一端接地，所述第九晶体管的第二端与所述负压写入单元的输入端连接，所述第一电容连接于所述第九晶体管的控制端与第二端之间。

31、在其中一个实施例中，所述第五晶体管和第七晶体管的类型均为p型，所述第六晶体管、所述第八晶体管和所述第九晶体管的类型均为n型。

32、在其中一个实施例中，所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管和所述第九晶体管均为鳍式场效应晶体管；

33、所述第六晶体管和所述第八晶体管的鳍数目为第一预设数目，所述第五晶体管、所述第七晶体管和所述第九晶体管的鳍数目为第二预设数目；

34、其中，所述第一预设数目大于所述第二预设数目。

35、在其中一个实施例中，所述传输电路包括：第十晶体管和第十一晶体管；

36、所述第十晶体管的第一端为所述传输电路的第一输出端，所述第十晶体管的第二端为所述传输电路的第一输入端，所述第十一晶体管的第一端为所述传输电路的第二输出端，所述第十一晶体管的第二端为所述传输电路的第二输入端，所述第十晶体管的控制端和所述第十一晶体管的控制端接入第三控制信号。

37、在其中一个实施例中，所述写辅助电路还包括：

38、放大电路，与所述预充电路连接，用于对传输至所述位线中的信号进行放大。

39、第二方面，本技术还提供了一种静态随机存取存储器，所述静态随机存取存储器包括存储单元和与所述存储单元连接的位线，以及包括如第一方面所述的写辅助电路。

40、上述写辅助电路和静态随机存取存储器，其中写辅助电路应用于静态随机存取存储器，静态随机存取存储器包括与存储单元连接的位线。写辅助电路包括：预充电路、传输电路、下拉电路和写入电路。预充电路与位线连接，预充电路用于对位线进行预充电，传输电路与位线连接，传输电路用于传输信号，下拉电路与传输电路连接，下拉电路用于根据接收到的数据信号将位线的电压下拉至地电压，写入电路与传输电路连接，写入电路用于在位线的电压被下拉为所述地电压时，将自身提供的负电压通过传输电路输入至位线中，由此实现将负电压传输至位线。与此同时，本技术实施例提供的写辅助电路，是由传输电路和下拉电路构成位线的下拉路径，专门仅用于将位线的电压下拉至所述地电位，且由传输电路和写入电路构成负电压的传输路径，专门仅用于将负电压传输至位线，从而将位线的下拉和负电压的传输相分离，位线的电压下拉和负电压传输至位线，两者独立进行互不干涉，前者利于位线的电压被迅速下拉至地电压，后者利于负电压被迅速、完整的传输至位线，由此在整体上加快了将负电压传输至位线的速度，且稳定性高。