一种延迟锁相环和存储器的制作方法

本公开涉及半导体存储器，尤其涉及一种延迟锁相环和存储器。

背景技术：

1、在动态随机存取存储器(dynamic random access memory，dram)中，延迟锁相环需要对四相位时钟信号(即4个相位依次相差90度的时钟信号)进行相位同步和锁定，得到相位差为90度的一组目标时钟信号，以便对数据信号dq进行采样处理。然而，由于延迟锁相环中的器件存在错配或性能偏差，所以其最终产生的目标时钟信号之间的相位差可能存在偏移，降低数据采样效果。

技术实现思路

1、本公开提供了一种延迟锁相环和存储器，能够减少延迟锁相环输出的目标时钟信号的相位偏差。

2、本公开的技术方案是这样实现的：

3、第一方面，本公开实施例提供了一种延迟锁相环，所述延迟锁相环包括：

4、预处理模块，配置为接收初始时钟信号，对所述初始时钟信号进行预处理，输出第一时钟信号和第二时钟信号；

5、第一可调延迟线，配置为接收所述第一时钟信号，对所述第一时钟信号进行调整及传输，输出第一目标时钟信号；

6、第二可调延迟线，配置为接收所述第二时钟信号，对所述第二时钟信号进行调整及传输，输出第二同步时钟信号；

7、第一调整模块，配置为接收所述第一目标时钟信号和所述第二同步时钟信号，基于所述第一目标时钟信号对所述第二同步时钟信号进行延迟调整，输出第二目标时钟信号；

8、其中，所述第一目标时钟信号和所述第二目标时钟信号之间的相位差为预设值。

9、在一些实施例中，所述预处理模块包括：接收模块，配置为接收所述初始时钟信号，输出待处理时钟信号；其中，所述待处理时钟信号的时钟周期与所述初始时钟信号的时钟周期相同；分相模块，配置为接收所述待处理时钟信号，对所述待处理时钟信号进行分频和分相处理，输出所述第一时钟信号和所述第二时钟信号；其中，所述第一时钟信号和所述第二时钟信号的时钟周期相同，且所述第一时钟信号的时钟周期是所述初始时钟信号的时钟周期的2倍。

10、在一些实施例中，所述第一调整模块，包括：第一控制模块，配置为接收所述第一目标时钟信号和所述第二同步时钟信号，基于所述第一目标时钟信号和所述第二同步时钟信号之间的相位差，输出第一控制码；第一延迟链，包括多个第一延迟单元，配置为接收所述第一控制码和所述第二同步时钟信号；基于所述第一控制码，利用多个第一延迟单元对所述第二同步时钟信号的进行延迟调整，输出所述第二目标时钟信号。

11、在一些实施例中，所述第一控制模块，包括：第一脉冲处理模块，配置为接收所述第一目标时钟信号和所述第二同步时钟信号，输出第一脉冲信号和第二脉冲信号；其中，所述第一脉冲信号和所述第二脉冲信号均各自包括1个脉冲，且所述第一脉冲信号的脉冲宽度指示所述第一目标时钟信号和所述第二同步时钟信号之间的相位差，所述第二脉冲信号的脉冲宽度指示所述第二同步时钟信号和所述第一目标时钟信号的反相信号之间的相位差；第一时间数字转换模块，配置为接收所述第一脉冲信号和所述第二脉冲信号；对所述第一脉冲信号进行转换，输出第一转换码，并对所述第二脉冲信号进行转换，输出第二转换码；其中，所述第一转换码用于表征所述第一脉冲信号的宽度，所述第二转换码用于表征所述第二脉冲信号的宽度；第一逻辑模块，配置为接收所述第一转换码和所述第二转换码，对所述第二转换码和所述第一转换码进行减法运算，输出所述第一控制码。

12、在一些实施例中，第一脉冲处理模块，包括：所述第一脉冲模块，配置为接收所述第一目标时钟信号和第二同步时钟信号，对所述第一目标时钟信号和所述第二同步时钟信号进行异或处理得到第一检测信号，对所述第一检测信号进行脉冲截取及拓宽处理得到第一中间信号，对所述第一中间信号和所述第一检测信号进行与处理，输出所述第一脉冲信号；其中，所述第一检测信号包括多个脉冲，且所述第一检测信号的脉冲宽度指示所述第一目标时钟信号和所述第二同步时钟信号之间的相位差，所述第一中间信号包括一个脉冲，第一中间信号的脉冲宽度大于所述第一检测信号的脉冲宽度；所述第二脉冲模块，配置为接收所述第一目标时钟信号的反相信号和第二同步时钟信号，对所述第一目标时钟信号的反相信号和所述第二同步时钟信号进行异或处理得到第二检测信号，对所述第二检测信号进行脉冲截取及拓宽处理得到第二中间信号，对所述第二中间信号和所述第二检测信号进行与处理，输出所述第二脉冲信号；其中，所述第二检测信号包括多个脉冲，且所述第二检测信号的脉冲宽度指示所述第一目标时钟信号的反相信号和所述第二同步时钟信号之间的相位差，所述第二中间信号包括一个脉冲，第二中间信号的脉冲宽度大于所述第二检测信号的脉冲宽度。

13、在一些实施例中，所述第一时间转换模块包括：第一转换模块，配置为接收第一脉冲信号，利用所述第一脉冲信号进行采样和延迟处理以得到多个第一采样时钟信号，利用多个所述第一采样时钟信号对所述第一脉冲信号进行采样处理，输出所述第一转换码；第二转换模块，配置为接收第二脉冲信号，利用所述第二脉冲信号进行采样和延迟处理以得到多个第二采样时钟信号，利用多个所述第二采样时钟信号对所述第二脉冲信号进行采样处理，输出所述第二转换码。

14、在一些实施例中，所述预处理模块，还配置为对所述初始时钟信号进行预处理，输出第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；所述延迟锁相环还包括：第三可调延迟线，配置为接收所述第三时钟信号，对所述第三时钟信号进行调整及传输，输出第三目标时钟信号；其中，所述第一目标时钟信号和所述第三目标时钟信号的相位差为180度；第四可调延迟线，配置为接收所述第四时钟信号，对所述第四时钟信号进行调整及传输，输出第四同步时钟信号；第二调整模块，配置为接收所述第三目标时钟信号和所述第四同步时钟信号，基于所述第三目标时钟信号对所述第四同步时钟信号进行延迟调整，输出第四目标时钟信号；其中，所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号之间的相邻相位差均为90度。

15、在一些实施例中，所述分相模块，还配置为对所述待处理时钟信号进行分频和分相处理，输出第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；其中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的时钟周期相同，且所述第一时钟信号的时钟周期是所述初始时钟信号的时钟周期的2倍。

16、在一些实施例中，所述第二调整模块，包括：第二控制模块，配置为接收所述第三目标时钟信号和所述第四同步时钟信号，基于所述第三目标时钟信号和所述第四同步时钟信号之间的相位差，输出第二控制码；第二延迟链，包括多个第二延迟单元，配置为接收所述第二控制码和所述第四同步时钟信号，基于所述第二控制码，利用多个第二延迟单元对所述第四同步时钟信号的进行延迟调整，输出所述第四目标时钟信号。

17、在一些实施例中，所述第二控制模块，包括：第二脉冲处理模块，配置为接收所述第三目标时钟信号和所述第四同步时钟信号，输出第三脉冲信号和第四脉冲信号；其中，所述第三脉冲信号和所述第四脉冲信号均各自包括1个脉冲，且所述第三脉冲信号的脉冲宽度指示所述第三目标时钟信号和所述第四同步时钟信号之间的相位差，所述第四脉冲信号的脉冲宽度指示所述第四同步时钟信号和所述第三目标时钟信号的反相信号之间的相位差；第二时间数字转换模块，配置为接收所述第三脉冲信号和所述第三脉冲信号；对所述第三脉冲信号进行转换，输出第三转换码，并对所述第四脉冲信号进行转换，输出第四转换码；其中，所述第三转换码用于表征所述第三脉冲信号的宽度，所述第四转换码用于表征所述第四脉冲信号的宽度；第二逻辑模块，配置为接收所述第三转换码和所述第四转换码，对所述第四转换码和所述第三转换码进行减法运算，输出所述第二控制码。

18、在一些实施例中，所述第二脉冲处理模块，包括：所述第三脉冲模块，配置为接收所述第三目标时钟信号和第四同步时钟信号，对所述第三目标时钟信号和所述第四同步时钟信号进行异或处理得到第三检测信号，对所述第三检测信号进行脉冲截取及拓宽处理得到第三中间信号，对所述第三中间信号和所述第三检测信号进行与处理，输出所述第三脉冲信号；其中，所述第三检测信号包括多个脉冲，且所述第三检测信号的脉冲宽度指示所述第三目标时钟信号和所述第四同步时钟信号之间的相位差，所述第三中间信号包括一个脉冲，且所述第三中间信号的脉冲宽度大于所述第三检测信号的脉冲宽度；所述第四脉冲模块，配置为接收所述第三目标时钟信号的反相信号和第四同步时钟信号，对所述第三目标时钟信号的反相信号和所述第四同步时钟信号进行异或处理得到第四检测信号，对所述第四检测信号进行脉冲截取及拓宽处理得到第四中间信号，对所述第四中间信号和所述第四检测信号进行与处理，输出所述第四脉冲信号；其中，所述第四检测信号包括多个脉冲，且所述第四检测信号的脉冲宽度指示所述第三目标时钟信号的反相信号和所述第四同步时钟信号之间的相位差，所述第四中间信号包括一个脉冲，且所述第四中间信号的脉冲宽度大于所述第四检测信号的脉冲宽度。

19、在一些实施例中，所述第二时间转换模块包括：第三转换模块，配置为接收第三脉冲信号，将所述第三脉冲信号进行采样和延迟处理以得到多个第三采样时钟信号，利用多个所述第三采样时钟信号对所述第三脉冲信号进行采样处理，输出所述第三转换码；第四转换模块，配置为接收第四脉冲信号，将所述第四脉冲信号进行采样和延迟处理以得到多个第四采样时钟信号，利用多个所述第四采样时钟信号对所述第四脉冲信号进行采样处理，输出所述第四转换码。

20、在一些实施例中，所述第一脉冲模块包括：第一触发器、第二触发器、第一非门、第四延迟单元、第一与门、第一异或门、第二与门；所述第二脉冲模块、所述第三脉冲模块、所述第四脉冲模块与所述第一脉冲模块的结构对应相同；其中，在所述第一脉冲模块中，所述第一异或门的第一输入端接收所述第一目标时钟信号，所述第一异或门的第二输入端接收所述第二同步时钟信号，所述第一异或门的输出端用于输出所述第一检测信号；所述第一触发器的输入端接收第一电源信号，所述第一触发器的时钟端与所述第一异或门的输出端连接；所述第一非门的输入端与所述第一异或门的输出端连接，所述第二触发器的输入端接收地信号，所述第二触发器的输出端与所述第一非门的输出端连接；所述第四延迟单元的输入端与所述第二触发器的输出端连接，所述第一与门的第一输入端与所述第一触发器的输出端连接，所述第一与门的第二输入端与所述第四延迟单元的输出端连接，所述第一与门的输出端用于输出所述第一中间信号；所述第二与门的第一输入端与所述第一与门的输出端连接，所述第二与门的第二输入端与所述第一异或门的输出端连接，所述第二与门的输出端用于输出所述第一脉冲信号。

21、在一些实施例中，所述第一转换码、所述第二转换码、所述第三转换码、所述第四转换码均各自包括多位子信号；所述第一转换模块包括第三触发器、第三延迟链、多个第四触发器，且所述第二转换模块、所述第三转换模块、所述第四转换模块均与所述第一转换模块的结构对应相同；其中，在所述第一转换模块中，所述第三触发器的输入端接收第二电源信号，所述第三触发器的时钟端接收所述第一脉冲信号，所述第三触发器的输出端与所述第三延迟链的输入端连接；所有的第四触发器的输入端均用于接收所述第一脉冲信号；所述第三延迟链包括串联设置的多个第三延迟单元，一个所述第四触发器的时钟端与一个第三延迟单元的输出端对应连接，一个所述第四触发器的输出端输出所述第一转换码的一位子信号。

22、在一些实施例中，所述第一延迟链包括多个串联设置的第一延迟单元、所述第二延迟链包括多个第二延迟单元；所述第一延迟链中的第一延迟单元、所述第二延迟链中的第二延迟单元、所述第三延迟链中的第三延迟单元对应相同。

23、在一些实施例中，所述第一控制码的第i位子信号用于控制第i个第一延迟单元处于开启状态或者关闭状态，所述第二控制码的第i位子信号用于控制第i个第二延迟单元处于开启状态或者关闭状态；所述第一延迟链，具体配置为利用处于开启状态的所述第一延迟单元对所述第二同步时钟信号进行延迟，输出所述第二目标时钟信号；所述第二延迟链，具体配置为利用处于开启状态的所述第二延迟单元对所述第四同步时钟信号进行延迟，输出所述第四目标时钟信号。

24、在一些实施例中，所述第一控制码的前a位子信号为第一状态，所述第一控制码的后(a-a)位子信号为第二状态；所述第二控制码的前b位子信号为第一状态，所述第二控制码的后(b-b)位子信号为第二状态；a、b、a、b均为正整数，且a小于或等于a，a是指第一控制码中的子信号的总位数，b小于或等于b，b是指第二控制码中的子信号的总位数；所述第一延迟链，具体配置为利用第1个～第a个所述第一延迟单元对所述第二同步时钟信号进行延迟处理，并将第a个所述第一延迟单元的输出信号确定为所述第二目标时钟信号；所述第二延迟链，具体配置为利用第1个～第b个所述第二延迟单元对所述第四同步时钟信号进行延迟处理，并将第b个所述第二延迟单元的输出信号确定为所述第四目标时钟信号。

25、在一些实施例中，所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号在经过对应的信号传输路径后用于数据采样处理；所述延迟锁相环还还包括：反馈模块，配置为接收所述第一时钟信号，输出模拟时钟信号，且所述模拟时钟信号用于模拟所述第一目标时钟信号经过所述信号传输路径后的波形；检测模块，配置为接收所述第一时钟信号和所述模拟时钟信号，对所述第一时钟信号和所述模拟时钟信号进行相位检测，得到相位检测信号；调参模块，配置为接收所述相位检测信号，基于所述相位检测信号输出延迟线控制信号；所述第一可调延迟线，具体配置为接收所述延迟线控制信号，基于所述延迟线控制信号对所述第一时钟信号进行调整及传输，输出所述第一目标时钟信号；所述第二可调延迟线，具体配置为接收所述延迟线控制信号，基于所述延迟线控制信号对所述第二时钟信号进行调整及传输，输出所述第二同步时钟信号。

26、在一些实施例中，所述反馈模块包括：第五可调延迟线，配置为接收所述第一时钟信号和所述延迟线控制信号，基于所述延迟线控制信号对所述第一时钟信号进行调整及传输，输出复制时钟信号；其中，所述第五可调延迟线与所述第一可调延迟线的结构相同，所述复制时钟信号用于模拟所述第一目标时钟信号的波形；复制延迟模块，配置为接收所述复制时钟信号，对所述复制时钟信号进行延迟处理，输出模拟时钟信号；其中，所述复制延迟模块用于模拟所述信号传输路径的延时。

27、第二方面，本公开实施例提供了一种存储器，所述存储器至少包括如第一方面所述的延迟锁相环。

28、本公开实施例提供了一种延迟锁相环和存储器，该延迟锁相环包括：该延迟锁相环包括：预处理模块，配置为接收初始时钟信号，对初始时钟信号进行预处理，输出第一时钟信号和第二时钟信号；第一可调延迟线，配置为接收第一时钟信号，对第一时钟信号进行调整及传输，输出第一目标时钟信号；第二可调延迟线，配置为接收第二时钟信号，对第二时钟信号进行调整及传输，输出第二同步时钟信号；第一调整模块，配置为基于第一目标时钟信号对第二同步时钟信号进行延迟调整，输出第二目标时钟信号；其中，第一目标时钟信号和第二目标时钟信号之间的相位差为预设值。这样，通过第一调整模块可以对第一同步时钟信号和第二目标时钟信号之间的相位差进行校正，改善目标时钟信号之间的相位偏差。