双读取端口锁存器阵列位单元的制作方法

背景技术：

1、相关技术的描述

2、一般来讲，多种半导体芯片包括耦合到存储器的至少一个处理单元。处理单元通过取出指令和数据、解码指令、执行指令以及存储结果来处理指令。处理单元向存储器发送用于取出指令、取出数据以及存储计算结果的存储器访问请求。在一些设计中，处理单元和存储器在同一管芯(诸如片上系统(soc))上，而在其它设计中，处理单元和存储器在同一封装(诸如多芯片模块(mcm)系统级封装(sip))内的不同管芯上。对于该存储器，通常使用静态随机存取存储器(sram)。sram包括许多存储器位单元的阵列以及用于访问存储在该阵列中的值的周围电路。

3、管芯或封装可包括除处理单元和存储器之外的其它单元或部件。各个部件的尺寸具有限制，以便将这些部件中的所有部件放置在同一管芯或同一封装上。对于几种类型的存储器，诸如sram，尺寸可能超过有效放置的限制。存储器的尺寸(诸如高度和/或宽度)可能足够大，使得其干扰其它部件的放置。在一些情况下，其它部件甚至可能无法装配在同一管芯或同一封装内。因此，在没有大量重新设计的情况下，芯片可能变得不可操作。

4、鉴于上述内容，期望用于提供存储器访问的有效平面规划、功率和性能折衷的有效方法和设备。

技术实现思路

技术特征：

1.一种电路，包括：

2.根据权利要求1所述的电路，其中所述电路进一步包括第一预充电电路，所述第一预充电电路被配置为将所述第一读取位线预充电到地电位参考电平。

3.根据权利要求1所述的电路，其中所述给定存储器位单元进一步包括仅包括n型晶体管的第二非对称访问电路。

4.根据权利要求3所述的电路，其中所述电路进一步包括被配置为将第二读取位线预充电到功率源参考电平的电路。

5.根据权利要求3所述的电路，其中响应于与所述第一读取操作同时地接收到以所述第一读取操作所针对的所述阵列的同一行为目标的第二读取操作，经由所述第二非对称读取访问电路，所述给定存储器位单元被配置为：

6.根据权利要求1所述的电路，其中所述第一非对称读取访问电路包括：

7.根据权利要求1所述的电路，其中所述第一预充电电路仅包括n型晶体管。

8.一种方法，包括：

9.根据权利要求8所述的方法，进一步包括将所述第一读取位线预充电到地电位参考电平。

10.根据权利要求8所述的方法，其中所述给定存储器位单元进一步包括仅包括n型晶体管的第二非对称读取访问电路。

11.根据权利要求10所述的方法，进一步包括将第二读取位线预充电到功率源参考电平。

12.根据权利要求10所述的方法，其中响应于与所述第一读取操作同时地接收到以所述第一读取操作所针对的所述阵列的同一行为目标的第二读取操作，所述方法进一步包括由所述第二非对称读取访问电路执行以下操作：

13.根据权利要求8所述的方法，进一步包括：

14.根据权利要求8所述的方法，其中所述第一预充电电路仅包括n型晶体管。

15.一种标准单元布局，包括：

16.根据权利要求15所述的标准单元布局，其中一个或多个存储器位单元进一步包括：

17.根据权利要求16所述的标准单元布局，其中一个或多个存储器位单元进一步包括：

18.根据权利要求17所述的标准单元布局，其中一个或多个存储器位单元进一步包括写入位线，所述写入位线放置在所述第二边缘处，作为在所述p型扩散和所述n型扩散两者上方的漏极区。

19.根据权利要求18所述的标准单元布局，其中一个或多个存储器位单元进一步包括：

20.根据权利要求17所述的标准单元布局，进一步包括所述多个存储器位单元中的第一存储器位单元，所述第一存储器位单元被放置成使得所述第一边缘邻接到所述多个存储器位单元中的第二存储器位单元的所述第一边缘，所述第二存储器位单元以与所述第一存储器位单元镜像的方式放置，从而允许所述第一存储器位单元和所述第二存储器位单元共享所述第一读取位线和所述第二读取位线。

技术总结本发明公开了用于提供存储器访问的有效平面规划、功率和性能折衷的设备和方法。双读取端口和单写入端口存储器位单元使用两个非对称读取访问电路在两个读取位线上传送所存储的数据。该两个读取位线被预充电到不同的电压参考电平。该存储器位单元的布局将该两个读取位线放置在与该单个写入位线相对的边缘上。该布局使用放置在这些边缘之间的P型扩散和N型扩散两者上方的虚拟栅极。尽管使用非对称读取访问电路，但该布局具有与N型晶体管相同数量的P型晶体管。该布局还具有比该P型晶体管的数量多一的接触栅极间距。技术研发人员：阿里吉特·班纳吉,约翰·J·吴,拉塞尔·施莱伯受保护的技术使用者：超威半导体公司技术研发日：技术公布日：2024/5/29