一种兼容DDR3、DDR4和LPDDR4的阻抗校准电路及校准方法与流程

本技术涉及动态随机存取存储器，尤其涉及一种兼容ddr3、ddr4和lpddr4的阻抗校准电路及校准方法。

背景技术：

1、在darm和cpu之间的高速数据传输的过程中，为了保持信号的完整性，阻抗匹配变得越来越重要。由于dq端等高精度的输出端的输出阻抗会随着制造工艺，应用环境如电压、温度等因素的变化而变化，因此dram需要采用具有高精度且阻抗档位可调节功能的dq端，通常这个调整阻抗的过程叫做zq校准，用于校准的电路被称为zq校准电路。

2、但是，目前兼容多种ddr模式的阻抗校准电路难以实现，主要存在以下问题：1、针对不同模式的校准需要采用的不同的参考电压：例如ddr3使用vddq/2、ddr4使用0.75*vddq而lpddr4需要采用0.4*vddq，如果全部包括所有的模式至少要5种校准参考电压；2、lpddr4模式下的校准电阻，要求其一端连接zq校准的pad而另一端连接电源vddq，而对于其他的模式下，就要求校准电阻的一端连接zq校准的pad而另一端连接地vssq，因此对于兼容ddr3/ddr4和lpddr4，校准电阻难以在pcb上实现；3、传统的校准模式，常常会需要做一个匹配校准参考电压、进行校准阻抗档位选择的预校准电路，其结构与校准阻抗网络保持一致，但是预校准电路的出现也增加了芯片的面积和功耗。

技术实现思路

1、本技术提供了一种兼容ddr3、ddr4和lpddr4的阻抗校准电路及校准方法，能够同时兼容三种模式的上下拉阻抗校准，同时避免了预校准电路的接入，降低了芯片面积和功耗。

2、第一方面，本技术实施例提供了一种兼容ddr3、ddr4和lpddr4的阻抗校准电路，包括：多路控制模块、三路选择器、两路选择器、第一校准模块、第二校准模块、比较器模块、参考电压产生模块和校准电阻模块；校准电阻模块中的校准电阻的一端接地；

3、多路控制模块与第二校准模块连接，用于控制第二校准模块工作在档位选择模式或上拉校准模式，以及工作在档位选择模式时的阻抗校准档位；

4、三路选择器与第一校准模块连接，用于控制第一校准模块停止工作或工作在下拉校准模式；

5、两路选择器的一端分别与第一校准模块和第二校准模块连接；

6、两路选择器用于在第二校准模块工作在档位选择模式且第一校准模块停止工作时，导通与校准电阻模块的开关；在第一校准模块工作在下拉校准模式或第二校准模块工作在上拉校准模式时，导通与比较器模块的开关；

7、参考电压产生模块用于生成唯一的参考电压，并分别发送给校准电阻模块和比较器模块，以使校准电阻模块基于参考电压校准第二校准模块的阻抗，使比较器模块在第一校准模块或第二校准模块的输出电压等于参考电压时，将输出的比较结果信号翻转，以校准第一校准模块或第二校准模块的输入信号。

8、进一步的，上拉校准模式包括ocd上拉模式和odt上拉模式；

9、下拉校准模式包括ocd下拉模式和odt下拉模式。

10、进一步的，第一校准模块包括多只并联的下拉阻抗电路；

11、下拉阻抗电路包括串联的nmos管和poly电阻，nmos管的源极接地。

12、第二校准模块包括多只并联的上拉阻抗电路；

13、上拉阻抗电路包括串联的pmos管和poly电阻，pmos管的源极接电源电压；

14、其中，poly电阻的阻抗为200ohm。

15、进一步的，多路控制模块包括档位选择器、模式选择器和多路开关；

16、多路开关分别与档位选择器和模式选择器连接；

17、档位选择器用于控制多路开关中各个开关的导通；

18、多路开关的各个开关与第二校准模块的各上拉阻抗电路一一对应连接。

19、进一步的，模式选择器包括三路开关，分别用于控制第二校准模块切换档位选择模式、ocd上拉模式和odt上拉模式；

20、三路选择器包括三路开关，分别用于控制第一校准模块切换ocd下拉模式或odt下拉模式，以及第一校准模块与地网络的连接。

21、进一步的，参考电压产生模块包括第一电阻、第二电阻和单位增益缓冲器；

22、第一电阻和第二电阻分别连接单位增益缓冲器的正端；

23、第一电阻的另一端连接电源电压，第二电阻的另一端接地；

24、单位增益缓冲器的输出端用于输出参考电压。

25、进一步的，第一电阻和第二电阻的阻值相等，参考电压为电源电压的一半。

26、进一步的，校准电阻模块还包括放大器、mos管和第三电阻；

27、放大器的负端与两路选择器中的一路开关连接，正端与参考电压产生模块的输出端连接，输出端与mos管的栅极连接；

28、mos管的源极与电源电压连接，漏极依次与第三电阻和校准电阻串联。

29、进一步的，mos管的栅极电压和各上拉阻抗电路中pmos管的栅极电压相同。

30、进一步的，校准电阻的阻抗为240ohm。

31、第二方面，本技术实施例提供了一种兼容ddr3、ddr4和lpddr4的阻抗校准方法，应用于如上述任一项实施例的兼容ddr3、ddr4和lpddr4的阻抗校准电路；包括：

32、控制第二校准模块进入档位选择模式，同时停止第一校准模块工作，控制两路选择器连通校准电阻模块，确定第二校准模块在ocd模式下的第一校准值；

33、控制第一校准模块进入ocd下拉模式，同时令两路选择器连通比较器模块；

34、调节输入第一校准模块的ocd下拉信号，直至比较器模块输出的比较结果信号翻转，将ocd下拉信号作为第一校准值对应的ocd下拉校准信号。

35、进一步的，该方法还包括：

36、将ocd下拉校准信号输入第一校准模块；

37、控制第二校准模块进入ocd上拉模式；

38、调节输入第二校准模块的ocd上拉信号，直至比较器模块输出的比较结果信号翻转，将ocd上拉信号作为第一校准值对应的ocd上拉校准信号。

39、进一步的，该方法还包括：

40、控制第二校准模块进入档位选择模式，同时停止第一校准模块工作，控制两路选择器连通校准电阻模块，确定第二校准模块在odt模式下的第二校准值；

41、控制第一校准模块进入odt下拉模式，同时令两路选择器连通比较器模块；

42、调节输入第一校准模块的odt下拉信号，直至比较器模块输出的比较结果信号翻转，将odt下拉信号作为第二校准值对应的odt下拉校准信号。

43、进一步的，该方法还包括：

44、将odt下拉校准信号输入第一校准模块；

45、控制第二校准模块进入odt上拉模式；

46、调节输入第二校准模块的odt上拉信号，直至比较器模块输出的比较结果信号翻转，将odt上拉信号作为第一校准值对应的odt上拉校准信号。

47、综上，与现有技术相比，本技术实施例提供的技术方案带来的有益效果至少包括：

48、本技术实施例提供的一种兼容ddr3、ddr4和lpddr4的阻抗校准电路，首先，通过多路控制模块、两路选择器和三路选择器的结合实现了第二校准模块匹配参考电压和校准上拉阻抗的复用，以及不同模式下可采用同一参考电压进行校准：在匹配参考电压、确定阻抗档位时，只需通过多路控制模块将第二校准模块切换为档位选择模式、通过三路选择器使第一校准模块停止工作、通过两路选择器连接校准电阻模块即可，而当进行上拉阻抗校准时，只需通过多路控制模块将第二校准模块切换为上拉校准模式，两路选择器连接比较器模块即可。

49、本技术通过上述的电路结构避免了预校准阻抗网络的引入，大大降低了芯片的面积和功耗；同时令ddr3、ddr4和lpddr4模式进行阻抗校准时均可采用同一种参考电压，降低校准电路的复杂度，进一步降低了芯片面积和功耗。

50、其次，本技术的校准电阻模块中的校准电阻只接地，避免了ddr3、ddr4和lpddr4不同的工作模式下要调整校准电阻连接电源和地，从而降低了pcb实现的复杂度，为本技术的电路同时兼容三种不同的ddr模式的阻抗校准提供了实现基础。