一种移位寄存器、存储器及移位寄存器的工作方法与流程

本发明属于计算机，具体涉及一种移位寄存器、存储器及移位寄存器的工作方法。

背景技术：

1、随着集成电路制造技术的不断发展，对存储芯片功耗和性能也提出了更高的要求。移位寄存器是存储芯片的重要组成部分。

2、现有技术中的移位寄存器如图1所示，其包括多个顺次连接的寄存器，前一级寄存器的输出为后一级寄存器的输入，且所有的寄存器共用同一个时钟信号（也即图中的clk信号,clk为clock简写，译为“时钟”）。由于寄存器在正常工作中需要满足hold time需求（保持时间需求，即寄存器的时钟端口e端变成高电平后，数据输入端口d端数据必须保持稳定不变的最小时间），即假设在前级寄存器1’的e端由低电平转变为高电平后，前级寄存器1’的d端的数据出现在数据输出端q端的时间是t1，数据从q端到后级寄存器2’的d端的时间是t2，时钟高电平到达前级寄存器1’的e端的时间是t3，到达后级寄存器2’的e端的时间是t4，后级寄存器2’的hold time要求是x，则要求t3-t4+t1+t2的值大于或者等于x。

3、此外，现有技术的移位寄存器中的标准寄存器如图2所示，图中的vdd指代内部工作电压（vdd的全拼为virtual device driver，译为“虚拟设备驱动”，或voltage draindrain，译为“漏极电源电压”），vss指代公共接地端电压（vss的全拼为voltage sourcesupply，译为“源极电源电压”）；图2中，除去与延时单元连接的作为时钟反相器的反相器1”，共设置有20个mos（metal oxide semiconductor,金属氧化物半导体）管；另外，如公开号为cn105590650a的中国专利公开的移位寄存器电路和包括其的存储器装置中，如其说明书附图的图7和图8中公开的锁存器和触发器的电路原理图，分别设置有8个和12个mos管。

4、但是，在使用现有技术过程中，发明人发现现有技术中至少存在如下问题：

5、现有技术中，由于各个寄存器之间直接连接，且前级寄存器1’和后级寄存器2’的时钟端口e都跟时钟信号接在一起，很容易出现时钟高电平到达后级寄存器2’的时钟端口e的时间大于前级寄存器1’的q端的数据到达后级寄存器2’的d端口的时间，由此会使得在进行静态时序分析时更容易违反hold time要求，导致后级寄存器2’不能正确采样并存储前级寄存器1’的数据，导致系统出现错误；此外，现有的组成移位寄存器的寄存器中，mos管（金属氧化物半导体场效应管）的数量过多，导致移位寄存器的整体功耗较高。

技术实现思路

1、本发明旨在至少在一定程度上解决上述技术问题，本发明提供了一种移位寄存器、存储器及移位寄存器的工作方法。

2、为了实现上述目的，本发明采用以下技术方案：

3、第一方面，本发明提供了一种移位寄存器，包括锁存器电路、脉冲生成单元和延时单元；

4、所述锁存器电路设置有n级，n级所述锁存器电路分为沿数据输入方向依次设置的n-1个从锁存器电路和一个主锁存器电路，n-1个所述从锁存器电路和一个所述主锁存器电路级联连接；其中，n为大于1的自然数；

5、所述延时单元设置有n-1个，n-1个所述延时单元和所述脉冲生成单元级联连接，n-1个所述延时单元与n-1个所述从锁存器电路一一对应设置，且n-1个所述延时单元的信号输出端分别与对应的所述从锁存器电路的时钟端口连接，所述脉冲生成单元的信号输出端与所述主锁存器电路的时钟端口连接。

6、在一个可能的设计中，所述锁存器电路包括门控电路、第一反相器和第二反相器；所述门控电路的输入端作为所述锁存器电路的数据输入端，所述门控电路的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端作为所述锁存器电路的数据输出端，所述第二反相器的输入端作为所述锁存器电路的时钟端口，所述第二反相器的输出端与所述门控电路连接。

7、在一个可能的设计中，所述门控电路包括第一n型mos管、第二n型mos管、第一p型mos管和第二p型mos管；所述第一n型mos管的源极接入内部工作电压，所述第一n型mos管的漏极与所述第二n型mos管的源极连接，所述第二n型mos管的漏极与所述第一p型mos管的漏极连接，所述第一p型mos管的源极与所述第二p型mos管的漏极连接，所述第二p型mos管的源极接地，所述第一n型mos管的栅极和所述第二p型mos管的栅极连接，且所述第一n型mos管的栅极和所述第二p型mos管的栅极的结合点作为所述门控电路的输入端，所述第二n型mos管的漏极和所述第一p型mos管的漏极的结合点为所述门控电路的输出端；所述第二n型mos管的栅极与所述第二反相器的输出端连接，所述第一p型mos管的栅极为所述锁存器电路时钟端口。

8、在一个可能的设计中，所述第一反相器和所述第二反相器均包括一第五n型mos管和一第五p型mos管，所述第五n型mos管的源极接入内部工作电压，所述第五n型mos管的漏极与所述第五p型mos管的漏极连接，所述第五p型mos管的源极接地，所述第五n型mos管的栅极与所述第五p型mos管的栅极连接，所述第五n型mos管的栅极和所述第五p型mos管的栅极的结合点作为对应反相器的输入端，所述第五n型mos管的漏极和所述第五p型mos管的漏极的结合点作为对应反相器的输出端。

9、在一个可能的设计中，所述延时单元包括多个级联连接的第一反相器对，所述第一反相器对的数量可调节设置。

10、在一个可能的设计中，所述脉冲生成单元包括逻辑与门、第四反相器和多个第二反相器对，所述第四反相器与多个所述第二反相器对级联连接，所述逻辑与门的一输入端与所述第四反相器的输出端连接，所述逻辑与门的输出端作为所述脉冲生成单元的输出端。

11、在一个可能的设计中，每级所述锁存器电路均设置有m位锁存器电路，每级所述锁存器电路中的m位锁存器电路的时钟端口均与对应的延时单元的信号输出端或脉冲生成单元的信号输出端连接，各级所述锁存器电路中的第k位锁存器电路级联连接；其中，m为大于0的自然数，k∈{1,2,……,m}。

12、第二方面，本发明提供了一种存储器，包括如上述任意一项所述的移位寄存器。

13、第三方面，本发明提供了一种如上述任意一项所述的移位寄存器的工作方法，包括：

14、n-1个所述从锁存器电路和所述主锁存器电路，均在其时钟端口为高电平时，将由其数据输入端接收的输入信号输出至其数据输出端，在时钟端口为低电平时，将由其数据输入端接收的输入信号的逻辑值存储在其内部；

15、所述脉冲生成单元产生时钟脉冲信号，然后将所述时钟脉冲信号发送至主锁存器电路和与其连接的延时单元；

16、任一所述延时单元在接收到所述时钟脉冲信号后，对所述时钟脉冲信号加入预定时长的延时，然后输出至与其连接的后一延时单元及与其对应的从锁存器电路，直至位于首位的从锁存器电路接收到时钟脉冲信号。

17、本发明的有益效果为：

18、本发明公开了一种移位寄存器、存储器及移位寄存器的工作方法，可降低功耗，同时可利于满足hold time要求。具体地，本发明在实施过程中，所述脉冲生成单元产生时钟脉冲信号，然后将所述时钟脉冲信号发送至主锁存器电路和与其连接的延时单元；任一所述延时单元在接收到所述时钟脉冲信号后，对所述时钟脉冲信号加入预定时长的延时，然后输出至与其连接的后一延时单元及与其对应的从锁存器电路，直至位于首位的从锁存器电路接收到时钟脉冲信号。需要说明的是，本发明中，采用所述脉冲生成单元产生时钟脉冲信号作为移位寄存器的时钟驱动，且n-1个从锁存器电路和主锁存器电路的时钟采用倒推的方式实现，由此可以确保各个锁存器电路在一个确切的时钟脉冲信号下进行同步操作，通过n-1个所述延时单元和所述脉冲生成单元的递进设置，可保证时钟脉冲信号按照预期顺序传递，实现数据移位传输的功能，可达到移位寄存器的稳定和可靠性，可更加满足移位寄存器的hold time要求；此外，本发明中，采用锁存器电路构建移位寄存器，相比同功能的标准寄存器电路，本发明采用的mos管的总数量更少，可利于达到降低功耗的目的。

19、本发明的其他有益效果将在具体实施方式中进一步进行说明。