分频器及电子设备的制作方法

本申请涉及分频器，具体而言，涉及一种分频器及电子设备。

背景技术：

1、分频器中的二分频电路是一种电子电路，其主要功能是将输入信号分成两个频率不同的输出信号。现有的普通多相二分频电路是通过输入差分时钟交替打拍，从而实现分频功能。

2、相关技术中，普通多相二分频电路架构简单，通常是设置逻辑器件门和d触发器来构成。但是由于多个逻辑器件门延时和dff（data flip-flop，d触发器）setup time（建立时间）等因素，使得其工作频率存在上限，难以对12ghz以上的高频时钟正确分频，并且多相输出时钟之间存在较大偏移。

技术实现思路

1、为解决上述技术问题，本申请的实施例提供了一种分频器及电子设备，以能够在多相二分频电路中实现对高频时钟的正确分频，同时减少多相输出时钟之间的偏移。

2、根据本申请实施例的一个方面，提供了一种分频器，包括：二分频电路，由四个cmos反相器首尾相连构成，所述二分频电路用于接收差分时钟信号，并在所述分频器处于工作状态的情况下，对所述差分时钟信号进行分频，获得四相输出时钟信号；锁存器，由一对交叉耦合的反相器构成，所述锁存器设置在两个所述cmos反相器的输出端之间，所述锁存器用于减少目标输出时钟信号之间的偏移；所述目标输出时钟信号为所述四相输出时钟信号中，相位差为预设度数的两个输出时钟信号。

3、在一些实施例中，所述四个cmos反相器包括首尾依次连接的第一cmos反相器、第二cmos反相器、第三cmos反相器和第四cmos反相器；所述锁存器包括第一锁存器；所述第一锁存器设置在所述第一cmos反相器的输出端与所述第三cmos反相器的输出端之间，所述第一锁存器用于减少所述第一cmos反相器的输出时钟信号与所述第三cmos反相器的输出时钟信号之间的偏移。

4、在一些实施例中，所述锁存器还包括第二锁存器；所述第二锁存器设置在所述第二cmos反相器的输出端与所述第四cmos反相器的输出端之间，所述第二锁存器用于减少所述第二cmos反相器的输出时钟信号和所述第四cmos反相器的输出时钟信号之间的偏移。

5、在一些实施例中，四个时钟开关对，每个时钟开关对对应连接一个cmos反相器，所述cmos反相器通过与其连接的时钟开关对接收差分时钟信号，所述时钟开关对被配置为根据所述差分时钟信号同时导通或断开。

6、在一些实施例中，所述时钟开关对包括两个时钟开关，一个时钟开关用于将所述cmos反相器的一端耦合到电源电压，另一个时钟开关用于将所述cmos反相器的另一端耦合到地电压。

7、在一些实施例中，所述分频器还包括使能开关，设置在所述cmos反相器的输出端，所述使能开关的第一端用于接收分频器使能信号，并根据所述分频器使能信号导通或断开；所述使能开关的第二端与所述cmos反相器的输出端连接，所述使能开关的第三端与电源电压或地电压连接。

8、在一些实施例中，所述使能开关包括第一使能开关和第二使能开关，所述分频器使能信号包括第一使能信号；所述第一使能开关与所述第四cmos反相器的输出端连接，所述第二使能开关与所述第一cmos反相器的输出端连接；所述第一使能开关和所述第二使能开关用于接收第一使能信号，并在所述分频器处于不工作状态的情况下，根据所述第一使能信号将所述第四cmos反相器对应的输出时钟信号和所述第一cmos反相器对应的输出时钟信号钳位到第二预设电平。

9、在一些实施例中，所述使能开关包括第三使能开关和第四使能开关；所述分频器使能信号还包括第二使能信号；所述第三使能开关与所述第二cmos反相器的输出端连接，所述第四使能开关与所述第三cmos反相器的输出端连接；所述第三使能开关和所述第四使能开关用于接收第二使能信号，并在所述分频器处于不工作状态的情况下，根据所述第二使能信号将所述第二cmos反相器对应的输出时钟信号和所述第三cmos反相器对应的输出时钟信号钳位到第一预设电平。

10、在一些实施例中，所述差分时钟信号包括第一时钟信号和第二时钟信号，所述第二时钟信号为所述第一时钟信号的反相信号；所述分频器还包括：第一防漏电输入电路，用于接收所述第一时钟信号和分频器使能信号，并在所述分频器处于不工作状态的情况下，根据所述分频器使能信号将所述第一时钟信号钳位到第一预设电平；第二防漏电输入电路，用于接收所述第二时钟信号和分频器使能信号，并在所述分频器处于不工作状态的情况下，根据所述分频器使能信号将所述第二时钟信号钳位到第二预设电平。

11、根据本申请实施例的一个方面，提供了一种电子设备，包括上述的分频器。

12、在本申请的实施例提供的技术方案中，一方面，在分频器中不设置逻辑器件门和d触发器，通过由四个cmos反相器首尾相连构成的二分频电路就能够实现分频功能，其工作频率只受限于单级反相器延时，所以其工作频率上限可以达到25ghz及以上；另一方面，通过在两个cmos反相器的输出端之间插入由一对反相器构成的锁存器，通过锁存器能够稳定其输入信号并产生一个稍微延迟但更稳定的输出信号，由于锁存器的快速响应和稳定性，有助于减少由于路径延迟差异引起的多相输出时钟之间的偏移。

13、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

技术特征：

1.一种分频器，其特征在于，包括：

2.根据权利要求1所述的分频器，其特征在于，所述四个cmos反相器包括首尾依次连接的第一cmos反相器、第二cmos反相器、第三cmos反相器和第四cmos反相器；所述锁存器包括第一锁存器；

3.根据权利要求2所述的分频器，其特征在于，所述锁存器还包括第二锁存器；

4.根据权利要求1所述的分频器，其特征在于，还包括：

5.根据权利要求4所述的分频器，其特征在于，所述时钟开关对包括两个时钟开关，一个时钟开关用于将所述cmos反相器的一端耦合到电源电压，另一个时钟开关用于将所述cmos反相器的另一端耦合到地电压。

6.根据权利要求2或3所述的分频器，其特征在于，还包括：

7.根据权利要求6所述的分频器，其特征在于，所述使能开关包括第一使能开关和第二使能开关，所述分频器使能信号包括第一使能信号；

8.根据权利要求7所述的分频器，其特征在于，所述使能开关包括第三使能开关和第四使能开关；所述分频器使能信号还包括第二使能信号；

9.根据权利要求1所述的分频器，其特征在于，所述差分时钟信号包括第一时钟信号和第二时钟信号，所述第二时钟信号为所述第一时钟信号的反相信号；所述分频器还包括：

10.一种电子设备，其特征在于，包括如权利要求1至9中任一项所述的分频器。

技术总结本申请的实施例揭示了一种分频器及电子设备，该分频器包括：二分频电路，由四个CMOS反相器首尾相连构成，二分频电路用于接收差分时钟信号，并在分频器处于工作状态的情况下，对差分时钟信号进行分频，获得四相输出时钟信号；锁存器，由一对交叉耦合的反相器构成，锁存器设置在两个CMOS反相器的输出端之间，锁存器用于减少目标输出时钟信号之间的偏移；目标输出时钟信号为四相输出时钟信号中，相位差为预设度数的两个输出时钟信号。这样，二分频电路中未设置逻辑器件门和D触发器，工作频率只受限于单级反相器延时，所以工作频率上限可以达到25GHz及以上；并且通过设置锁存器能够减少由于路径延迟差异引起的多相输出时钟之间的偏移。技术研发人员：张宁,赵玉彬受保护的技术使用者：牛芯半导体（深圳）有限公司技术研发日：技术公布日：2024/7/15