高电平到低电平的电平转换电路的制作方法

本发明涉及一种半导体集成电路，特别是涉及一种高电平到低电平的电平转换电路(level shifter)。

背景技术：

1、如图1所示，是现有一种常见的高电平到低电平的电平转换电路的电路图，高电平到低电平的电平转换电路也能简称为高电平转低电平电路或者高电平到低电平转换电路，由图1所示可知，现有高电平到低电平的电平转换电路由一个cmos反相器组成，cmos反相器则由高压nmos管hvmn101和高压pmos管hvmp101连接形成，高压pmos管hvmp101的源极接电源电压vdd，高压nmos管hvmn101的漏极和高压pmos管hvmp101的漏极连接并作为输出信号lvoutput的输出端。

2、高压nmos管hvmn101的栅极和高压pmos管hvmp101的栅极连接并作为输入信号hvinput的输入端。

3、高压nmos管hvmn101的源极接地gnd。

4、输出信号lvoutput中的lv表示低电压域，故输出信号lvoutput是低电压域信号，输出信号lvoutput的高电平为电源电压vdd，电源电压vdd通常作为芯片上的核心(core)器件的电压。输出信号lvoutput的变化范围为0v～vdd。

5、输入信号hvinput中的hv表示高电压域，故输入信号hvinput是高电压域信号。输入信号hvinput的高电平为高电源电压vddh，输入信号hvinput的变化范围为0v～vddh。

6、随着mcu的高电源电压vddh范围越来越宽如1.2v～5v，必须使用厚栅氧的高压pmos和nmos器件即使用高压nmos和高压pmos，这些pmos和nmos器件的阈值电压很高，当core电压即vdd很低时，例如vdd＝0.9v，器件的阈值电压会非常接近vdd，这样高压pmos器件在vdd下工作时的过驱动电压会很小，导致pmos晶体管开启极弱，输出信号上升非常慢，严重限制电路速度。过驱动电压为mos晶体管的源漏电压和阈值电压的差值。

7、如图2所示，是现有高电平到低电平的电平转换电路在输入信号的高电平不同时的输出信号的仿真图；图2中包括两条输出信号的仿真曲线，分别为曲线101和102。

8、曲线101的仿真条件为：tt工艺角(corner)，vdd＝0.9v，vddh＝1.2v，t＝25℃，f＝100mhz。

9、曲线102的仿真条件为：tt corner，vdd＝0.9v，vddh＝5v，t＝25℃，f＝100mhz。

10、其中，vdd表示核心器件的电源电压，vddh表示高电源电压，t表示温度，此条件下高压pmos的阈值电压约为0.8v，接近vdd，输出信号的上升沿很慢，当电路速度太快时，输出信号将无法上升到要求的高电平从而无法工作。这可以参考曲线101和102所示。所述输出信号lvoutput的上升沿很慢，在100mhz频率的速度下无法上升到高电平，故不能正常工作。

技术实现思路

1、本发明所要解决的技术问题是提供一种高电平到低电平的电平转换电路，能在输入信号的高电平对应的第二电源电压处于宽变化范围以及输出信号的高电平对应的第一电源电压降低的条件下，使上拉电路的晶体管都能保持较大的过驱动电压，从而能提高上拉电路的上拉能力，且输出信号占空比不会在第二电源电压的宽变化范围内变化很多，并从而能提高转换速度以及优化电路性能。

2、为此解决上述技术问题，本发明提供的高电平到低电平的电平转换电路包括：主体电路。

3、所述主体电路包括上拉电路和下拉电路。

4、所述上拉电路连接在第一输出端和第一电源电压之间。

5、所述下拉电路连接在所述第一输出端和地之间。

6、输出信号从所述第一输出端输出，所述下拉电路的输入端连接输入信号。

7、所述输入信号的高电平为第二电源电压，所述第二电源电压大于所述第一电源电压；所述输出信号的高电平为所述第一电源电压。

8、所述下拉电路采用高压nmos管连接形成，所述高压nmos管的耐压大于所述第二电源电压。

9、所述上拉电路的控制端的控制信号由所述输出信号得到且使所述上拉电路的控制信号的高电平为所述第一电源电压并从而使所述上拉电路的工作电压的最大值为所述第一电源电压，所述上拉电路采用低压pmos管连接形成用以提高所述上拉电路的上拉能力，所述低压pmos管的耐压大于所述第一电源电压且小于所述第二电源电压。所述低压pmos管能提高所述上拉电路的上拉能力的原因为：所述低压pmos管的阈值电压低。所述低压pmos管的栅介质层的厚度能降低如所述低压pmos管的栅介质层能采用薄栅氧化层实现，故能降低所述低压pmos管的阈值电压，所述低压pmos管的阈值电压降低后就能提高所述上拉电路的上拉能力。

10、所述下拉电路中，还包括设置在所述第一输出端和对应的所述高压nmos管的漏极之间的第一电阻；所述第二电源电压具有变化范围且变化范围位于第一下限值和第二上限值之间，所述第一电阻用于降低所述下拉电路的下拉等效电阻在所述第二电源电压为所述第一下限值时以及为所述第二上限值时的差别，从而减少所述输出信号的占空比随所述第二电源电压的变化的变化值。

11、进一步的改进是，所述上拉电路包括第一低压pmos管和第二低压pmos管。

12、所述第一低压pmos管的源极和所述第二低压pmos管的源极都连接到所述第一电源电压。

13、所述第一低压pmos管的栅极连接所述第二低压pmos管的漏极并和所述下拉电路连接。

14、所述第二低压pmos管的栅极连接所述第一低压pmos管的漏极并和所述下拉电路连接。

15、所述第一低压pmos管的漏极和所述第二低压pmos管的漏极的信号互为反相，所述第一输出端由所述第一低压pmos管的漏极和所述第二低压pmos管的漏极中至少一个形成。

16、进一步的改进是，所述下拉电路中的所述高压nmos管包括第一高压nmos管和第二高压nmos管。

17、所述第一高压nmos管的源极和所述第二高压nmos管的源极都接地。

18、所述第一高压nmos管的漏极直接连接所述第一低压pmos管的漏极。

19、所述第二高压nmos管的漏极通过所述第一电阻连接所述第二低压pmos管的漏极，所述第二低压pmos的漏极作为所述第一输出端。

20、所述第一高压nmos管的栅极作为第一输入端。

21、所述第二高压nmos管的栅极作为第二输入端。

22、所述输入信号分成互为反相的第一输入信号和第二输入信号，所述第一输入信号连接到所述第一输入端，所述第二输入信号连接到所述第二输入端。

23、进一步的改进是，电平转换电路还包括第一反相器，所述第一反相器的电源端连接所述第二电源电压，所述第一反相器的输入端连接所述第一输入信号，所述第一反相器的输出端输出所述第二输入信号。

24、进一步的改进是，所述第一反相器为cmos反相器，包括第三高压pmos管和第三高压nmos管。

25、所述第三高压pmos管的耐压和所述第三高压nmos管的耐压都大于所述第二电源电压。

26、所述第三高压pmos管的源极连接所述第二电源电压。

27、所述第三高压pmos管的漏极连接所述第三高压nmos管的漏极并作为所述第一反相器的输出端。

28、所述第三高压nmos管的源极接地。

29、所述第三高压pmos管的栅极连接所述第三高压nmos管的栅极并作为所述第一反相器的输入端。

30、进一步的改进是，电平转换电路还包括输出电路。

31、所述输出电路的输入端连接所述输出信号。

32、所述输出电路用于对所述输出信号进行整形。

33、所述输出电路的输出端输出对所述输出信号整形后的所述第二输出信号。

34、进一步的改进是，所述输出电路包括一个以上的第二cmos反相器，各所述第二cmos反相器相串联。

35、各所述第二cmos反相器采用第四低压pmos管和第四低压nmos管连接形成。

36、各所述第二cmos反相器的电源端连接所述第一电源电压。

37、进一步的改进是，所述第一电阻的大小设置为使所述输出信号的占空比的变化范围在所述第二电源电压变化范围内均位于规定范围，例如输出信号占空比在第二电源电压为1.2v到5v范围内为45％到55％。

38、和现有技术中，主体电路的上拉电路的控制信号采用输入信号不同，本发明主体电路的上拉电路的控制信号由输出信号得到，由于输出信号的高电平为较低的第一电源电压，故上拉电路能采用低压pmos管连接形成，相对于高压pmos管，低压pmos管的耐压要求降低，故低压pmos管的栅介质层的厚度会得到降低，从而能使得低压pmos管的阈值电压降低，低压pmos管导通时，过驱动电压为第一电源电压和低压pmos管的阈值电压的差，低压pmos管的阈值电压降低能使过驱动电压增加，低压pmos管的上拉电流会增加，故上拉电路的上拉能力能增加，从而能使输出信号的上升沿快速上升，实现快速转换，电路性能也能得到优化，可以支持更高的工作频率。本技术说明书中，低压pmos管的阈值电压是指低压pmos管的阈值电压的绝对值。

39、本发明中，下拉电路需要工作在较高的第二电源电压下，故下拉电路采用能耐受第二电源电压的高压nmos管连接形成，从而实现主体电路的耐压能力不受影响，能使电平转换电路在较宽的第二电源电压的范围内工作。

40、同样，本发明中，在低压pmos管的阈值电压降低的条件下，第一电源电压能得到进一步降低，只需保证所需要的过驱动电压即可，所以，本发明还能降低第一电源电压，使得电平转换电路应用于更低的第一电源电压的工艺平台。

41、另外，本发明通过在下拉电路中串联电阻，还能实现对输出信号在第二电源电压的宽电压范围内的占空比的调节，进一步改善电路性能，下拉电路中的串联电阻即第一电阻对输出信号的占空比的调节的原理为：mos晶体管在不同电压下工作会呈现出不同的阻值特性，当第二电源电压很低时，例如1.2v，下拉电路的高压nmos管等效电阻很大，电路下拉能力低，输出信号下拉速度慢；而当第二电源电压很高时，例如5v，下拉电路的高压nmos管等效电阻很小，可能只有1.2v下的十分之一，变化非常大，导致输出信号下拉速度很快，输出信号占空比在高速下相对于1.2v下小很多，难以在宽电源电压范围内控制。电阻在不同电压下工作阻值不会变化，所以下拉部分串联第一电阻后，第二电源电压低时下拉等效电阻由nmos管主导，而第二电源电压高时的下拉等效电阻由所串联的第一电阻主导，可以使得在第二电源电压变化范围内电路的下拉等效电阻变化很小，可以使得输出信号的占空比在宽电源电压范围内变化很小。

42、另外，本发明第一电阻仅设置在第一输出端和对应的高压nmos管的漏极之间，在和第一输出端反相的另一端即反相输出端则不设置串联电阻，避免了反相输出端下拉能力变弱影响第二低压pmos栅极控制信号，导致第一输出端上升沿变弱的情况。这样，第一电阻能保证第一输出端的输出信号上升沿不受影响，且下降沿在宽第二电源电压下变化很小，有效调节输出信号在宽第二电源电压下的占空比，改善电路性能。