延迟锁相环电路及延迟锁相方法

本发明涉及集成电路，尤其涉及一种延迟锁相环电路及延迟锁相方法。

背景技术：

1、时钟信号被广泛的用于同步半导体器件的操作时序的信号。当从外部装置产生的时钟信号被用于半导体器件的内部电路时，该内部电路可能会引起时间延迟问题。因此，通常会在半导体器件中集成延迟锁相环电路以补偿时间延迟，以使半导体器件内部的时钟信号与外部输入的时钟信号同步。

2、然而，目前的延迟锁相环电路一般都采用全数字电路来调整时间延迟。但由于全数字电路中每个延时单元的延迟时间均为固定值，从而造成延时精度差等问题。

技术实现思路

1、本技术提供一种延迟锁相环电路，该延迟锁相环电路至少包括：延时分配电路，被配置为接收第零延时信号，并根据总延时时长对第零延时信号延迟m倍的预设时长并产生第m延时信号，对第m延时信号分别延迟参考时长和模拟延时时长以对应产生第一时钟信号和第二时钟信号，根据第一时钟信号与第二时钟信号的相位关系确定是否将模拟延时时长变为调整后的模拟延时时长以及将m倍的预设时长变为(m+1)倍的预设时长，当调整后的模拟延时时长处于预设时长范围内时，输出调整后的第二时钟信号；其中m倍的预设时长与模拟延时时长之和不大于总延时时长，参考时长大于预设时长，调整后的模拟延时时长为模拟延时时长减去预设时长的差值；第二相位比较器，与延时分配电路耦合，被配置为接收调整后的第二时钟信号和参考时钟信号，对调整后的第二时钟信号和参考时钟信号进行相位比较并产生第一信号和第二信号；及电压产生电路，与第二相位比较器耦合，被配置为根据第一信号和第二信号产生调控电压以再次调整调整后的模拟延时时长，直至延时分配电路输出的再次调整后的第二时钟信号与参考时钟信号同步。

2、在一实施例中，当第一时钟信号超前于或同步于第二时钟信号时，增加m倍的预设时长，从而减小模拟延时时长；当第一时钟信号滞后于第二时钟信号时，m倍的预设时长保持不变，从而使模拟延时时长也保持不变。

3、在一实施例中，延时分配电路包括：级数可调数字延时电路，被配置为接收第零延时信号，并对第零延时信号延迟m倍的预设时长并产生延时信号，其中，预设时长为级数可调数字延时电路中每个数字延时单元对接收的信号所延迟的时间；延时参考电路，与级数可调数字延时电路耦合，被配置为对延时信号延迟参考时长并产生第一时钟信号；及模拟延时电路，与级数可调数字延时电路耦合，被配置为接收第m延时信号，并对第m延时信号延迟模拟延时时长以产生第二时钟信号，还根据调控电压再次调整调整后的模拟延时时长。

4、在一实施例中，延时分配电路还包括：相位比较电路，分别与延时参考电路和模拟延时电路耦合，被配置为对第一时钟信号和第二时钟信号进行相位比较以产生第一相位信号；及控制电路，耦合在相位比较电路和级数可调数字延时电路之间，被配置为根据第一相位信号产生多个控制信号，其中，多个控制信号控制级数可调数字延时电路中所接入的数字延时单元的个数是否由m个变为(m+1)个，以将模拟延时时长变为调整后的模拟延时时长以及将m倍的预设时长变为(m+1)倍的预设时长，进而使模拟延时电路输出调整后的第二时钟信号。

5、在一实施例中，当第一相位信号指示第一时钟信号超前或同步于第二时钟信号时，多个控制信号中的第m控制信号由第二电平跳变为第一电平，多个控制信号中的第(m+1)控制信号由第一电平跳变为第二电平，其他控制信号继续保持第一电平，从而使级数可调数字延时电路中所接入的数字延时单元的个数由m个变为(m+1)个；当第一相位信号指示第一时钟信号滞后于第二时钟信号时，多个控制信号中的第m控制信号继续保持第二电平，其他控制信号继续保持第一电平，从而使级数可调数字延时电路中所接入的数字延时单元的个数依然是m个。

6、在一实施例中，当级数可调数字延时电路中所接入的数字延时单元的个数由m个变为(m+1)个时，级数可调数字延时电路对第零延时信号延迟(m+1)倍的预设时长并产生第(m+1)延时信号，模拟延时电路对第(m+1)延时信号延迟调整后的模拟延时时长并产生调整后的第二时钟信号，延时参考电路对第(m+1)延时信号延迟参考时长并产生调整后的第一时钟信号，相位比较电路对调整后的第一时钟信号和调整后的第二时钟信号进行相位比较并产生调整后的第一相位信号，其中，当调整后的第一相位信号指示出调整后的第一时钟信号滞后于调整后的第二时钟信号时，模拟延时电路输出调整后的第二时钟信号。

7、在一实施例中，级数可调数字延时电路包括依次连接的多个数字延时单元以及对应设置的多个开关电路，其中，每个数字延时单元均对应连接一个开关电路，多个控制信号中的第m控制信号控制多个开关电路中的第m开关电路导通，除第m控制信号之外的其他控制信号控制除第m开关电路之外的其他开关电路断开，从而使m个数字延时单元对第零延时信号进行延迟以产生第m延时信号，进而将第m延时信号分别输出至模拟延时电路和延时参考电路。

8、在一实施例中，相位比较电路包括第一相位比较器和复位电路；其中，第一相位比较器分别与延时参考电路和模拟延时电路耦合，复位电路与第一相位比较器耦合；第一相位比较器被配置为根据第一时钟信号与第二时钟信号之间的相位关系控制第一相位信号进行第一次电平转换，复位电路被配置为根据第一相位信号和第二时钟信号产生复位信号，以控制第一相位信号进行第二次电平转换。

9、在一实施例中，在第一时钟信号超前于或同步于第二时钟信号的条件下，当第一时钟信号的第一个上升沿到来时，第一相位信号由第一电平跳变为第二电平，当第二时钟信号的第一个上升沿到来时，复位信号由第一电平跳变为第二电平，从而控制第一相位信号由第二电平跳变为第一电平；在第一时钟信号滞后于第二时钟信号的条件下，第一相位信号和复位信号均一直处于第一电平。

10、在一实施例中，第一相位比较器包括第一触发器、第一非门、第二非门、第一或非门、第二触发器、第三非门、第四非门和第二或非门，其中，第一非门的输入端接收第二时钟信号，第一非门的输出端与第一触发器的输入端连接，第一触发器的时钟端接收第一时钟信号，第一触发器的输出端连接复位电路以向复位电路输出第一相位信号，第二或非门的第一输入端与第一触发器的输出端连接，第二或非门的第二输入端连接复位电路以接收复位电路产生的复位信号，第二或非门的输出端与第四非门的输入端连接，第四非门的输出端与第二触发器的复位端连接，第三非门的输入端接收第一时钟信号，第三非门的输出端与第二触发器的输入端连接，第二触发器的时钟端接收第二时钟信号，第一或非门的第一输入端与第二触发器的输出端连接，第一或非门的第二输入端连接复位电路以接收复位信号，第一或非门的输出端与第二非门的输入端连接，第二非门的输出端与第一触发器的复位端连接。

11、在一实施例中，复位电路包括依次连接的多个触发器、第三或非门和第五非门，其中，第一个触发器的输入端接收第一相位信号，每个触发器的时钟端接收第二时钟信号，最后一个触发器的输出端连接每个触发器的复位端，每个触发器的输出端连接第三或非门的输入端，第三或非门的输出端连接第五非门，第五非门输出复位信号，多个触发器根据第二时钟信号的多个边沿依次被触发。

12、在一实施例中，控制电路包括多个控制单元，每个控制单元均具有相同的配置，多个控制单元中的第m控制单元包括与非门、非门和触发器，其中，与非门接收第一相位信号和第(m-1)控制信号，与非门的输出端连接非门的输入端，非门的输出端连接触发器的时钟端，电源电压连接触发器的输入端，触发器的输出端连接第m开关电路以向第m开关电路输出第m控制信号，触发器的复位端连接第(m+1)控制单元的输出端以接收(m+1)控制信号。

13、在一实施例中，当调整后的第二时钟信号超前于参考时钟信号时，调控电压的电压值增加，以增加调整后的模拟延时时长；当调整后的第二时钟信号滞后于参考时钟信号时，调控电压的电压值减小，以减小调整后的模拟延时时长；当调整后的第二时钟信号与参考时钟信号同步时，调控电压的电压值保持不变，以使调整后的模拟延时时长也保持不变。

14、本技术还提供一种延迟锁相方法，应用于上述任一实施例中的延迟锁相环电路，延迟锁相方法包括：

15、延时分配电路接收第零延时信号，并根据总延时时长对第零延时信号延迟m倍的预设时长并产生第m延时信号，对第m延时信号分别延迟参考时长和模拟延时时长以对应产生第一时钟信号和第二时钟信号，根据第一时钟信号与第二时钟信号的相位关系确定是否将模拟延时时长变为调整后的模拟延时时长以及将m倍的预设时长变为(m+1)倍的预设时长；其中m倍的预设时长与模拟延时时长之和不大于总延时时长，参考时长大于预设时长，调整后的模拟延时时长为模拟延时时长减去预设时长的差值；当调整后的模拟延时时长处于预设时长范围内时，延时分配电路输出调整后的第二时钟信号；第二相位比较器接收调整后的第二时钟信号和参考时钟信号，对参考时钟信号和调整后的第二时钟信号进行相位比较并产生第一信号和第二信号；电压产生电路根据第一信号和第二信号产生调控电压以再次调整调整后的模拟延时时长，直至延时分配电路输出的再次调整后的第二时钟信号与参考时钟信号同步。

16、本技术的延时锁相环电路先初步调整模拟延时时长和m倍的预设时长以使调整后的模拟延时时长在预设时长范围内尽可能地小，再利用调控电压进一步微调调整后的模拟延时时长。这种做法可减少对调整后的第二时钟信号与参考时钟信号进行相位比较的次数，进而实现了对延迟锁相环电路的快速锁定。另外，通过级数可调数字延时电路和模拟延时电路共同对信号进行延迟，一方面由于模拟延时电路对信号所延迟的时间是连续可调的，则延时锁相环电路对信号所延迟的时间也是连续可调的，同时又避免了由于单一使用数字延时电路对信号进行延迟所带来的时间跳跃性，进而提高了延时精度；另一方面可减少级数可调数字延时电路中所接入的数字延时单元的个数，从而降低了功耗，提高了芯片的性能。