一种数字滤波器及滤波装置的制作方法

本发明涉及数字电路领域，特别是涉及一种数字滤波器及滤波装置。

背景技术：

1、随着集成电路设计的不断发展，集成电路逐渐被广泛应用在信号传输领域，在信号传输的过程中，如何进行信号处理来确保信号传输过程的准确性和可靠性是非常重要的设计方向，而在信号处理方向上，滤波器的设计是关键，针对不同的应用需求，可以设计不同类型的滤波器来进行信号处理从而提高信号传输过程的精确度。同时由于传统的模拟电路设计滤波器的方式存在面积、功耗以及灵活性等方面的缺点，导致目前数字电路设计的数字滤波器成为主流。

2、但是目前的数字滤波器中，整个数字滤波器中只存在从滤波器输入端到滤波器输出端这一段信号传输的时序路径，而整个数字滤波器中存在大量的组合逻辑电路，信号在这一段信号传输的时序路径上会通过大量的元器件，消耗较长的时间，而当信号在单段传输路径上消耗的时间大于滤波器本身的时钟周期时，信号的传输过程就可能会出现时序违例的情况，导致信号传递错误，继而导致整个数字滤波器的电路功能错误，特别是在高速系统时钟的情况下，数字滤波器中出现时序违例的可能性更会大大增加，导致数字滤波器难以正常应用。

技术实现思路

1、本发明的目的是提供一种数字滤波器及滤波装置，通过加入延时单元来拆分数字滤波器中信号传输的时序路径，通过增加系统输出延迟的方式，在一定程度上保证信号传输的时序满足要求，使得数字滤波器在高速系统时钟的情况下也能在很大程度上有效实现电路。

2、为解决上述技术问题，本发明提供了一种数字滤波器，包括：

3、n个滤波单元，n个所述滤波单元串联连接，第一个滤波单元的输入端作为所述数字滤波器的输入端，最后一个滤波单元的输入端作为所述数字滤波器的输出端，n为大于1的正整数；

4、任意两个所述滤波单元之间均设置有一个延时单元，所述延时单元用于将从与自身连接的一个滤波单元接收到的信号进行延时后输出到与自身连接的另一个滤波单元，以实现两个所述滤波单元之间的时序逻辑拆分。

5、可选地，所述滤波单元包括：

6、第一加法器，第一输入端作为所述滤波单元的输入端；

7、第一延迟器，输入端与所述第一加法器的输出端连接，且作为所述滤波单元的输出端；

8、第一乘法器，输入端分别与所述第一延迟器的输出端和第二延迟器的输入端连接；

9、第二乘法器，输入端与所述第二延迟器的输出端连接；

10、第二加法器，第一输入端与所述第一乘法器的输出端连接，第二输入端与所述第二乘法器的输出端连接，输出端与所述第一加法器的第二输入端连接。

11、可选地，所述滤波单元还包括第三加法器，所述第三加法器的输入端与所述第二乘法器的输出端连接，输出端与所述第二加法器的第二输入端连接。

12、可选地，所述滤波单元还包括：

13、第三乘法器，输入端分别与所述第二延迟器的输出端和所述第二乘法器的输入端连接；

14、第四加法器，第一输入端分别与所述第一加法器的输出端和所述第一延迟器的输入端连接，第二输入端与所述第三乘法器的输出端连接，输出端作为所述滤波单元的输出端。

15、可选地，所述滤波单元还包括第四乘法器，所述第四乘法器的输入端与所述第四加法器的输出端连接，输出端作为所述滤波单元的输出端。

16、可选地，当n为3，所述第三乘法器的系数为-1时，所述数字滤波器的传递函数为：

17、

18、其中，h(z)为所述数字滤波器的传递函数，k表示第k个滤波单元，a1k为所述第一乘法器的系数，a2k为所述第二乘法器的系数，z-1表示所述第一延迟器的延迟时间，z-2为所述第一延迟器的延迟时间和所述第二延迟器的延迟时间的乘积。

19、可选地，所述滤波单元包括：

20、第五加法器，第一输入端作为所述滤波单元的输入端；

21、第三延迟器，输入端与所述第五加法器的输出端的连接，且作为所述滤波单元的输出端；

22、第五乘法器，输入端与所述第三延迟器的输出端连接，输出端与所述第五加法器的第二输入端连接。

23、可选地，所述延时单元为寄存器，所述寄存器的输入端与一个滤波单元的输出端连接，输出端与另一个滤波单元的输入端连接，控制端接入延时控制信号。

24、可选地，所述寄存器为d触发器，所述d触发器的输入端与一个滤波单元的输出端连接，输出端与另一个滤波单元的输入端连接，控制端接入延时控制信号。

25、为解决上述技术问题，本发明还提供了一种滤波装置，包括信号源和如前述所述的数字滤波器，所述信号源的输出端与所述数字滤波器的输入端连接。

26、本发明提供了一种数字滤波器，包括n个滤波单元和任意两个滤波单元之间设置的延时单元，延时单元设置在两个滤波单元之间，且任意两个滤波单元之间都设置了一个延时单元，通过延时单元的延时过程实现信号传输过程中的时序逻辑拆分，将从数字滤波器的输入端到数字滤波器的输出端的整个信号传输的时序路径拆分成了n个信号传输的时序子路径，也即从各个滤波单元的输入端到滤波单元的输出端的时序子路径，信号传输过程中只需要确保信号在时序子路径上消耗的时间小于滤波器本身的时钟周期即可避免时序违例的情况，相较信号传输的时序路径而言，时序子路径上的元器件数量大大减少，提高了时序子路径上的信号延迟不超过一个时钟周期的可能性，从而避免信号传递错误以及整个数字滤波器的电路功能错误；通过加入延时单元来拆分数字滤波器中信号传输的时序路径，通过增加系统输出延迟的方式，在一定程度上保证信号传输的时序满足要求，使得数字滤波器在高速系统时钟的情况下也能在很大程度上有效实现电路。

27、本发明还提供了一种滤波装置，具有与上述数字滤波器相同的有益效果。

技术特征：

1.一种数字滤波器，其特征在于，包括：

2.如权利要求1所述的数字滤波器，其特征在于，所述滤波单元包括：

3.如权利要求2所述的数字滤波器，其特征在于，所述滤波单元还包括第三加法器，所述第三加法器的输入端与所述第二乘法器的输出端连接，输出端与所述第二加法器的第二输入端连接。

4.如权利要求3所述的数字滤波器，其特征在于，所述滤波单元还包括：

5.如权利要求4所述的数字滤波器，其特征在于，所述滤波单元还包括第四乘法器，所述第四乘法器的输入端与所述第四加法器的输出端连接，输出端作为所述滤波单元的输出端。

6.如权利要求5所述的数字滤波器，其特征在于，当n为3，所述第三乘法器的系数为-1时，所述数字滤波器的传递函数为：

7.如权利要求1所述的数字滤波器，其特征在于，所述滤波单元包括：

8.如权利要求1至7任一项所述的数字滤波器，其特征在于，所述延时单元为寄存器，所述寄存器的输入端与一个滤波单元的输出端连接，输出端与另一个滤波单元的输入端连接，控制端接入延时控制信号。

9.如权利要求8所述的数字滤波器，其特征在于，所述寄存器为d触发器，所述d触发器的输入端与一个滤波单元的输出端连接，输出端与另一个滤波单元的输入端连接，控制端接入延时控制信号。

10.一种滤波装置，其特征在于，包括信号源和如权利要求1至9任一项所述的数字滤波器，所述信号源的输出端与所述数字滤波器的输入端连接。

技术总结本发明公开了一种数字滤波器及滤波装置，涉及数字电路领域，通过延时单元的延时过程实现信号传输过程中的时序逻辑拆分，将从数字滤波器的输入端到输出端的整个信号传输的时序路径拆分成了N个信号传输的时序子路径，只需要确保信号在时序子路径上消耗的时间小于滤波器本身的时钟周期即可避免时序违例的情况，时序子路径上的元器件数量更少，提高了时序子路径上的信号延迟不超过一个时钟周期的可能性，从而避免信号传递错误以及整个数字滤波器的电路功能错误；通过加入延时单元来拆分数字滤波器中信号传输的时序路径，在一定程度上保证信号传输的时序满足要求，使得数字滤波器在高速系统时钟的情况下也能在很大程度上有效实现电路。技术研发人员：王锐,程志睿受保护的技术使用者：广芯微电子（苏州）有限公司技术研发日：技术公布日：2024/7/29