3D堆叠的半导体器件及其制造方法、电子设备与流程

本公开实施例涉及但不限于半导体器件领域，尤指一种3d堆叠的半导体器件及其制造方法、电子设备。

背景技术：

1、随着动态随机存取存储器(dynamic random acess memory，dram)技术步入10纳米(nm)节点，平面的1t1c结构已经趋于极限，为了获取更高的存储电容，更低漏电，更高集成度，dram存储器逐渐向3d立体结构发展。

技术实现思路

1、以下是对本文详细描述的主题的概述。本概述并非是为了限制本公开的保护范围。

2、本公开实施例提供了一种3d堆叠的半导体器件及其制造方法、电子设备，该制造方法不需要外延形成sige等牺牲层，因此得到的半导体器件不存在因制作si/sige堆叠导致的外延缺陷，半导体器件的可靠性和集成度较高。

3、本公开实施例提供了一种3d堆叠的半导体器件的制造方法，所述3d堆叠的半导体器件的制造方法包括：

4、在衬底上依次交替沉积第一绝缘层和第二绝缘层，得到堆叠结构；

5、在所述堆叠结构中刻蚀形成多个朝向所述衬底延伸的第一沟槽，并且各所述第一沟槽沿第一方向延伸并沿第二方向间隔；

6、在所述第一沟槽中形成填充所述第一沟槽的虚拟位线层；

7、在所述堆叠结构的相邻两个所述虚拟位线层之间刻蚀形成一个朝向所述衬底延伸的第二沟槽，并且所述第二沟槽沿所述第一方向延伸；

8、刻蚀去除所述第二绝缘层，露出相邻第一绝缘层之间的所述虚拟位线层的侧壁，所述侧壁沿所述第一方向延伸；

9、在所述虚拟位线层露出的侧壁上形成填充在相邻第一绝缘层之间的膜层，所述膜层沿所述第一方向和所述第二方向延伸，所述膜层从靠近所述虚拟位线层的侧壁向第二方向依次含第一导电区域、半导体区域、第二导电区域；

10、对每个所述膜层进行纵向刻蚀形成多个沿所述第二方向延伸并在所述第一方向间隔的多个柱，每个所述柱包含第一导电区域、半导体区域、第二导电区域；在所述柱的半导体区域侧壁形成环绕型的栅极绝缘层和栅电极，以及形成沿垂直于所述衬底的方向延伸的字线。

11、在本公开的示例性实施例中，所述衬底为单晶衬底，所述虚拟位线层为单晶膜层，并且所述虚拟位线层与所述衬底的材料相同；

12、所述在所述堆叠结构中刻蚀形成多个朝向所述衬底延伸的第一沟槽包括：

13、对所述堆叠结构中全部的所述第一绝缘层和所述第二绝缘层进行刻蚀，使所述第一沟槽露出所述衬底；

14、所述在所述第一沟槽中形成填充所述第一沟槽的虚拟位线层包括：

15、采用选择性外延工艺在露出的所述衬底上生长延伸进入所述第一沟槽并填满所述第一沟槽的所述虚拟位线层。

16、在本公开的示例性实施例中，所述膜层为单晶膜层，并且所述膜层与所述虚拟位线层的材料相同；

17、所述在所述虚拟位线层露出的侧壁上形成填充在相邻第一绝缘层之间的膜层包括：

18、以所述虚拟位线层作为种子层，采用选择性外延工艺在所述虚拟位线层的露出的侧壁上生长沿所述第一方向和所述第二方向延伸的第一导电层；

19、采用选择性外延工艺在所述第一导电层远离所述虚拟位线层的一端生长沿所述第一方向和所述第二方向的半导体层；

20、采用选择性外延工艺在所述半导体层远离所述虚拟位线层的一端生长沿所述第一方向和所述第二方向延伸的第二导电层，所述第一导电层形成所述膜层的所述第一导电区域，所述半导体层形成所述膜层的所述半导体区域，所述第二导电层形成所述膜层的所述第二导电区域。

21、在本公开的示例性实施例中，所述采用选择性外延工艺在所述虚拟位线层的露出的侧壁上生长沿所述第一方向和所述第二方向延伸的第一导电层可以包括：

22、采用选择性外延工艺在所述虚拟位线层的露出的侧壁上生长单晶硅，并在单晶硅的生长过程中采用原位掺杂法进行掺杂，得到由第一掺杂的单晶硅形成的所述第一导电层。

23、在本公开的示例性实施例中，所述采用选择性外延工艺在所述第一导电层远离所述虚拟位线层的一端生长沿所述第一方向和所述第二方向的半导体层包括：

24、采用选择性外延工艺在所述第一导电层远离所述虚拟位线层的一端生长本征单晶硅，得到由本征单晶硅形成的所述半导体层。

25、在本公开的示例性实施例中，所述采用选择性外延工艺在所述半导体层远离所述虚拟位线层的一端生长沿所述第一方向和所述第二方向延伸的第二导电层包括：

26、采用选择性外延工艺在所述半导体层远离所述虚拟位线层的一端生长单晶硅，并在单晶硅的生长过程中采用原位掺杂法进行掺杂，得到由第二掺杂的单晶硅形成的所述第二导电层。

27、在本公开的示例性实施例中，所述对每个所述膜层进行纵向刻蚀形成多个沿所述第二方向延伸并在所述第一方向间隔的多个柱可以包括：

28、对每个所述膜层进行纵向刻蚀，所述膜层中形成沿所述第二方向延伸并且沿第一方向间隔的第三沟槽，所述第三沟槽将所述膜层间隔为多个所述柱。

29、在本公开的示例性实施例中，所述3d堆叠的半导体器件的制造方法还可以包括，在形成填充在相邻第一绝缘层之间的膜层之后，在将所述膜层间隔为多个所述柱之前，进行下述步骤：

30、在所述膜层远离所述虚拟位线层的端部形成与该端部接触的电容器的第三电极，并在所述衬底上沉积覆盖所述第三电极和所述第二沟槽的第一绝缘层；

31、刻蚀去除所述第一沟槽内的所述虚拟位线层，使所述第一沟槽露出所述膜层和所述第一绝缘层。

32、在本公开的示例性实施例中，所述3d堆叠的半导体器件的制造方法还可以包括，在将所述膜层间隔为多个所述柱之后，进行下述步骤：

33、在所述衬底上沉积覆盖所述第三沟槽的第一绝缘层；

34、对相邻两个所述第一沟槽之间的第一绝缘层进行刻蚀，露出所述第三电极，保留所述第一沟槽侧壁上的所述第一绝缘层；

35、在露出的所述第三电极表面依次沉积介电质层和第四电极，所述第三电极、所述介电质层和所述第四电极构成电容器。

36、在本公开的示例性实施例中，所述在所述膜层远离所述虚拟位线层的端部形成与该端部接触的电容器的第三电极可以包括：

37、采用多晶硅或金属在所述衬底上沉积覆盖所述膜层的被所述第二沟槽露出的端部的第三导电层，形成第三电极。

38、在本公开的示例性实施例中，所述在所述膜层远离所述虚拟位线层的端部形成与该端部接触的电容器的第三电极可以包括：

39、采用选择性外延工艺在所述膜层的被所述第二沟槽露出的端部生长单晶硅，并在单晶硅的生长过程中采用原位掺杂法进行掺杂，得到由掺杂的单晶硅形成的第三导电层，形成第三电极。

40、在本公开的示例性实施例中，所述在所述柱的半导体区域侧壁形成环绕型的栅极绝缘层和和栅电极可以包括：

41、在得到所述电容器之后，刻蚀去除所述第一沟槽侧壁上的所述第一绝缘层，形成栅极槽；

42、在所述栅极槽的内壁上沉积栅极绝缘层，以及在所述栅极槽中填充栅电极层；

43、刻蚀去除沿所述第一方向分布的相邻两个所述半导体柱之间的部分所述栅电极层，仅保留该两个半导体柱侧壁上的所述栅电极层，得到栅电极。

44、在本公开的示例性实施例中，所述3d堆叠的半导体器件的制造方法，还可以包括，在去除所述第一沟槽内的所述虚拟位线层之后，形成所述第三沟槽之前，进行下述步骤：

45、对所述第一沟槽内两侧的所述膜层的第一导电区域进行回刻，形成延伸进入所述膜层的第一导电区域并且沿所述第一方向延伸的位线槽，在所述位线槽中沉积位线。

46、在本公开的示例性实施例中，所述3d堆叠的半导体器件的制造方法还可以包括，在去除所述第一沟槽内的所述虚拟位线层之后，形成所述位线槽之前，进行下述步骤：

47、对所述第一沟槽两侧的所述第一绝缘层进行回刻，形成延伸进入所述第一绝缘层并且沿所述第一方向延伸的支撑槽，在所述支撑槽中沉积第二绝缘层形成支撑层。

48、在本公开的示例性实施例中，所述3d堆叠的半导体器件的制造方法还可以包括，在形成位线之后，形成所述第三沟槽之前，进行下述步骤：

49、在所述第一沟槽中沉积第三绝缘层，所述第三绝缘层将位于同一个所述第一沟槽内的相邻两条位线间隔开。

50、本公开实施例还提供一种3d堆叠的半导体器件，所述3d堆叠的半导体器件包括：

51、分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布的多个存储单元，每一层包括沿第一方向和第二方向阵列分布的多个存储单元；

52、每个所述存储单元包括一个晶体管；所述晶体管包括沿所述第二方向延伸的柱和环绕所述柱侧壁的栅电极，所述柱依次包括第一导电区域、半导体区域和第二导电区域；

53、其中，所述半导体区域包含所述柱的主体材料，所述第一导电区域包含第一掺杂材料，所述第二导电区域包含第二掺杂材料；所述第一掺杂材料在所述第一导电区域中均匀分布，所述第二掺杂材料在所述第二导电区域中均匀分布。

54、在本公开的示例性实施例中，所述主体材料可以为单晶硅、单晶锗、单晶碳化硅或单晶砷化镓。

55、在本公开的示例性实施例中，所述主体材料可以为单晶硅，所述主体材料中不含有锗元素。

56、在本公开的示例性实施例中，所述主体材料可以为单晶锗，所述主体材料中不含有硅元素。

57、在本公开的示例性实施例中，所述3d堆叠的半导体器件还可以包括：沿所述第一方向延伸且在垂直于所述衬底的方向上间隔设置的多条位线，所述柱的第一导电区域与所述位线连接。

58、在本公开的示例性实施例中，所述3d堆叠的半导体器件还可以包括：沿垂直于所述衬底的方向延伸的多条字线，所述字线环绕所述柱的侧壁。

59、在本公开的示例性实施例中，位于同一层且沿所述第一方向分布的多个存储单元的晶体管的所述柱与同一条位线连接，并且与同一条位线连接的相邻两个所述柱之间通过连接部相连接，并且所述柱与所述连接部为一体式结构。

60、在本公开的示例性实施例中，与同一条位线连接的各所述柱的一端和所述连接部可以形成沿所述第一方向延伸的膜层，所述膜层与所述位线连接，并且所述膜层在所述衬底上的正投影与所述位线在所述衬底上的正投影相交叠。

61、在本公开的示例性实施例中，所述字线的横截面在所述字线的延伸方向不同位置的外轮廓可以是相同的。

62、在本公开的示例性实施例中，存储单元还包括电容器，所述电容器与所述柱一端连接，所述电容器可以包括与所述柱的所述第二导电区域连接的第三电极、第四电极以及设置在所述第三电极和所述第四电极之间的介电质层。

63、在本公开的示例性实施例中，沿垂直于所述衬底的方向分布且在第二方向上间隔分布的两列存储单元的电容器的所述第四电极为共用电极。

64、在本公开的示例性实施例中，位于同一层且沿所述第一方向分布的一列存储单元的电容器的所述第四电极可以为一体式结构。

65、在本公开的示例性实施例中，所述两列存储单元的晶体管和电容器镜像分布。

66、在本公开的示例性实施例中，所述第三电极在所述柱的第二导电区域上采用外延工艺形成，所述第三电极的材料为单晶硅，所述第三电极与所述柱的第一导电区域、第二导电区域、半导体区域的截面相同。

67、本公开实施例还提供一种电子设备，所述电子设备包括如上本公开实施例提供的所述3d堆叠的半导体器件。

68、本公开实施例的3d堆叠的半导体器件的制造方法，通过先形成朝向衬底延伸的虚拟位线层，然后在虚拟位线层侧壁上形成包括第一导电区域、半导体区域、第二导电区域的膜层，再将该膜层间隔为多个用作晶体管的源漏极和沟道的柱的方法来形成晶体管，因此整个制造工艺中不需要外延形成sige等牺牲层，晶体管的沟道不会出现由于si/sige晶格失配导致的缺陷，因此制得的3d堆叠的半导体器件的可靠性较高，而且由晶体管和电容器构成的存储单元在理论上可以在垂直于衬底的方向上无限堆叠，可以极大地提高3d器件的集成度。

69、另外，采用外延si/sige叠层的方法形成的晶体管的源电极或漏电极中的掺杂元素分布不均匀，例如呈高斯分布，而本公开实施例的3d堆叠的半导体器件的制造方法得到的源电极或漏电极中的掺杂元素在源电极或漏电极的各个区域的掺杂浓度可以相同，从而实现掺杂元素在源电极或漏电极中的均匀分布。