一种处理器锁步系统、方法、设备及存储介质与流程

本发明涉及集成电路设计，特别涉及一种处理器锁步系统、方法、设备及存储介质。

背景技术：

1、目前，汽车电子领域出于功能安全需求，会对中央处理器（central processingunit，cpu）进行锁步处理，即通过至少两个核执行相同任务然后通过分析两个核的输出进行异常判断，通过双模冗余来满足需求。但是，针对一些在实际使用过程中没有锁步需求，而是需要更多算力的客户，现有技术中的锁步方案会牺牲一半的cpu算力，降低数据处理效率。

技术实现思路

1、有鉴于此，本发明的目的在于提供一种处理器锁步系统、方法、设备及存储介质，能够支持锁步运行以及解耦独立运行两种模式。其具体方案如下：

2、第一方面，本申请公开了一种处理器锁步系统，包括：主核、校验核、锁步监视器和锁步耦合解耦控制器；

3、所述锁步耦合解耦控制器，用于获取针对处理器的运行模式，所述处理器至少包含两个内核；当所述运行模式为锁步运行时，控制主核的输入为系统总线，以及控制所述主核输出至系统总线和锁步监视器，并控制校验核的输入为所述主核的输入，控制所述校验核输出至所述锁步监视器；当所述运行模式为解耦运行时，控制主核的输入为系统总线以及输出至系统总线，并控制校验核的输入为系统总线以及输出至系统总线，以便所述主核和所述校验核独立运行；

4、所述锁步监视器，用于对比所述主核和所述校验核的输出。

5、可选的，所述锁步耦合解耦控制器，包括：第一多路选择器、第二多路选择器、锁步使能寄存器、电源开关、时钟门控、虚拟输出单元；

6、所述第一多路选择器用于控制所述校验核的输入；

7、所述第二多路选择器用于控制所述校验核的输出。

8、可选的，所述锁步使能寄存器分别与所述电源开关和所述时钟门控相连，所述电源开关分别与电源和所述锁步监视器相连，所述时钟门控分别与时钟和所述锁步监视器相连；

9、所述锁步使能寄存器，用于获取所述运行模式，当所述运行模式为锁步运行时输出使能信号，当所述运行模式为解耦运行时输出禁用信号；

10、所述电源开关，用于根据所述使能信号向所述锁步监视器输出电源；

11、所述时钟门控，用于根据所述使能信号向所述锁步监视器输出时钟信号。

12、可选的，所述锁步使能寄存器与所述第一多路选择器相连，所述第一多路选择器的第一输入口与所述主核的输入相连，所述第一多路选择器的输出为所述校验核的输入；

13、所述锁步使能寄存器，用于当所述运行模式为锁步运行，通过输出使能信号控制所述第一多路选择器选择自身的第一输入口作为输入。

14、可选的，所述锁步使能寄存器与所述第一多路选择器相连，所述第一多路选择器的第二输入口与所述系统总线相连，所述第一多路选择器的输出为所述校验核的输入；所述锁步使能寄存器与所述第二多路选择器相连，所述第二多路选择器的第二输入口与所述校验核的输出相连，所述第二多路选择器的输出连接至所述系统总线；

15、所述锁步使能寄存器，用于当所述运行模式为解耦运行时，通过输出禁用信号控制所述第一多路选择器选择自身的第二输入口作为输入，并通过输出禁用信号控制所述第二多路选择器选择自身的第二输入口作为输入。

16、可选的，所述锁步耦合解耦控制器还包括屏蔽单元；所述屏蔽单元的第一输入口与所述锁步监视器相连，所述屏蔽单元的第二输入口与所述锁步使能寄存器通过非门相连；

17、所述屏蔽单元用于在所述运行模式为解耦运行时，屏蔽所述锁步监视器的输出。

18、可选的，所述锁步监视器包括第一信号延时单元、第二信号延时单元、第一信息压缩单元、第二信息压缩单元和锁步对比单元；

19、所述第一信号延时单元，用于对所述主核的输出进行延迟后输入至所述第一信息压缩单元；

20、所述第一信息压缩单元，用于对输入的信息进行压缩，压缩后输出至所述锁步对比单元；

21、所述第二信号延时单元，用于对所述主核的输入进行延迟后输入至所述校验核；

22、所述第一信息压缩单元，用于接收所述校验核的输出并进行压缩，压缩后输出至所述锁步对比单元；

23、所述锁步对比单元，用于对比所述主核和所述校验核的输出。

24、第二方面，本申请公开了一种处理器锁步方法，包括：

25、获取针对处理器的运行模式；所述处理器至少包含两个内核；

26、当所述运行模式为锁步运行，则控制主核的输入为系统总线，以及控制所述主核输出至系统总线和锁步监视器，并控制校验核的输入为所述主核的输入，控制所述校验核输出至所述锁步监视器，以利用所述锁步监视器对比所述主核和所述校验核的输出；

27、当所述运行模式为解耦运行，则控制主核的输入为系统总线以及输出至系统总线，并控制校验核的输入为系统总线以及输出至系统总线，以便所述主核和所述校验核独立运行。

28、第三方面，本申请公开了一种电子设备，包括：

29、存储器，用于保存计算机程序；

30、前述的处理器锁步系统，用于执行所述计算机程序，以实现前述的处理器锁步方法。

31、第四方面，本申请公开了一种计算机可读存储介质，用于存储计算机程序；其中计算机程序被处理器执行时实现前述的处理器锁步方法。

32、本申请中，处理器锁步系统包括：主核、校验核、锁步监视器和锁步耦合解耦控制器；所述锁步耦合解耦控制器，用于获取针对处理器的运行模式，所述处理器至少包含两个内核；当所述运行模式为锁步运行时，控制主核的输入为系统总线，以及控制所述主核输出至系统总线和锁步监视器，并控制校验核的输入为所述主核的输入，控制所述校验核输出至所述锁步监视器；当所述运行模式为解耦运行时，控制主核的输入为系统总线以及输出至系统总线，并控制校验核的输入为系统总线以及输出至系统总线，以便所述主核和所述校验核独立运行；所述锁步监视器，用于对比所述主核和所述校验核的输出。

33、可见，通过在锁步运行状态下，将系统总线作为主核的输入，将主核输出至系统总线和锁步监视器，以及将主核的输入作为校验核的输入，将校验核输出至锁步监视器，实现支持锁步运行；通过在运行模式设置为解耦运行时，将系统总线作为校验核的输入，校验核输出至系统总线，实现支持内核与校验核解耦各自独立运行。实现支持锁步运行以及解耦独立运行两种模式的锁步方案，即在不需要锁步时，可从将校验核解耦出来，作为一个独立的核提供额外的算力；并且，仅需增加较少硬件开销，在不需要锁步的时候，可以低成本的给芯片提供额外算力。

技术特征：

1.一种处理器锁步系统，其特征在于，包括：主核、校验核、锁步监视器和锁步耦合解耦控制器；

2.根据权利要求1所述的处理器锁步系统，其特征在于，所述锁步耦合解耦控制器，包括：第一多路选择器、第二多路选择器、锁步使能寄存器、电源开关、时钟门控、虚拟输出单元；

3.根据权利要求2所述的处理器锁步系统，其特征在于，所述锁步使能寄存器分别与所述电源开关和所述时钟门控相连，所述电源开关分别与电源和所述锁步监视器相连，所述时钟门控分别与时钟和所述锁步监视器相连；

4.根据权利要求2所述的处理器锁步系统，其特征在于，所述锁步使能寄存器与所述第一多路选择器相连，所述第一多路选择器的第一输入口与所述主核的输入相连，所述第一多路选择器的输出为所述校验核的输入；

5.根据权利要求2所述的处理器锁步系统，其特征在于，所述锁步使能寄存器与所述第一多路选择器相连，所述第一多路选择器的第二输入口与所述系统总线相连，所述第一多路选择器的输出为所述校验核的输入；所述锁步使能寄存器与所述第二多路选择器相连，所述第二多路选择器的第二输入口与所述校验核的输出相连，所述第二多路选择器的输出连接至所述系统总线；

6.根据权利要求2所述的处理器锁步系统，其特征在于，所述锁步耦合解耦控制器还包括屏蔽单元；所述屏蔽单元的第一输入口与所述锁步监视器相连，所述屏蔽单元的第二输入口与所述锁步使能寄存器通过非门相连；

7.根据权利要求1至6任一项所述的处理器锁步系统，其特征在于，所述锁步监视器包括第一信号延时单元、第二信号延时单元、第一信息压缩单元、第二信息压缩单元和锁步对比单元；

8.一种处理器锁步方法，其特征在于，包括：

9.一种电子设备，其特征在于，包括：

10.一种计算机可读存储介质，其特征在于，用于存储计算机程序；其中计算机程序被处理器执行时实现如权利要求8所述的处理器锁步方法。

技术总结本申请公开了一种处理器锁步系统、方法、设备及存储介质，涉及集成电路设计技术领域。该系统包括：主核、校验核、锁步监视器和锁步耦合解耦控制器；锁步耦合解耦控制器，用于获取针对处理器的运行模式，处理器至少包含两个内核；当运行模式为锁步运行时，控制主核的输入为系统总线，以及控制主核输出至系统总线和锁步监视器，并控制校验核的输入为主核的输入，控制校验核输出至锁步监视器；当运行模式为解耦运行时，控制主核的输入为系统总线以及输出至系统总线，并控制校验核的输入为系统总线以及输出至系统总线，以便主核和校验核独立运行；锁步监视器，用于对比主核和校验核的输出。能够低成本的支持锁步运行以及解耦独立运行两种模式。技术研发人员：匡启和,袁蒋炜,王宗宝,郑茳,肖佐楠受保护的技术使用者：苏州国芯科技股份有限公司技术研发日：技术公布日：2024/9/26