一种音频处理方法及装置与流程

本技术涉及音频处理领域，尤其涉及一种音频处理方法及装置。

背景技术：

1、通过fpga架构去设计穿戴式设备时，需要综合考量穿戴式设备的成本、功耗和效果，而穿戴式设备的成本、功耗和效果是互相制约的，一般来说效果好、功耗低的穿戴式设备，其成本必然很高。

2、目前穿戴式设备的会根据使用用户的不同而产生不同的音频处理需求，因此也需要对fpga配置相应的fpga量子模块以满足不同用户对音频的处理需求，而fpga量子模块的规模直接决定了fpga的成本，故急需研究如何在降低fpga设计成本的同时提高音频处理效率。

3、申请内容

4、本技术提供了一种音频处理方法及装置，以降低fpga架构设计成本的同时提高音频处理效率。

5、第一方面，本技术提供了一种音频处理方法，适用于fpga架构，所述音频处理方法包括：

6、分别确定所述fpga架构和所述fpga架构中的量子fpga模块的数量，其中，所述fpga架构中的所述量子fpga模块的数量基于若干个待处理功能模块的数量确定，所述fpga架构包括一个主控cpu、一个存储器和至少一组并联模组，每组并联模组包括至少一个模块串，且同一模组内各模块串之间相互并联连接，各模块串包括至少一个量子fpga模块；

7、根据所述fpga架构和所述fpga架构中的所述量子fpga模块的数量，确定所需的并联模组；

8、通过所述主控cpu将若干个所述功能模块分配到所述并联模组，以使各所述并联模组内的模块串中的所述量子fpga模块对若干个所述功能模块进行映射；

9、将接收到的待处理音频样本输入所述fpga架构，当各所述并联模组内的所述量子fpga模块对所述待处理音频样本处理完成后，输出音频处理结果。

10、本技术实施例通过确定fpga架构和fpga架构中量子fpga模块的数量，随后确定所需的并联模组，可以准确确定音频处理所需要的架构，可以节省fpga设计成本；通过量子fpga模块同时对若干个所述功能模块进行映射，可以减少功能模块映射到量子fpga模块的时间，进而提高音频处理效率；通过使用fpga架构对待处理音频进行处理，可以提高音频处理效率。

11、进一步地，所述fpga架构中的量子fpga模块的数量基于若干个待处理功能模块的数量确定，具体为：

12、获取若干个所述待处理功能模块对应的若干个量子算法，并基于若干个所述量子算法确认若干个所述待处理功能模块对应的若干个电路逻辑，其中，若干个所述功能模块包含对音频样本进行处理的量子算法；

13、基于若干个所述电路逻辑确定所述fpga架构中的所述量子fpga模块的数量。

14、这样通过若干个功能模块的数量确定fpga架构中量子fpga模块的数量，可以准确确定音频处理所需要的量子fpga模块的数量，可以节省fpga设计成本。

15、进一步地，当所述fpga架构包括一组并联模组、一个模块串和至少一个量子fpga模块时，所述音频处理方法具体为：

16、通过所述主控cpu分别将第一功能模块和第二功能模块分配到第一并联模组中，以使所述第一并联模组内的第一模块串中的第一量子fpga模块和第二量子fpga模块分别对所述第一功能模块和所述第二功能模块进行映射；

17、将接收到的所述待处理音频样本输入所述fpga架构，使所述第一量子fpga模块对所述待处理音频样本进行处理，得到第一音频处理结果，并将所述第一音频处理结果传输至所述存储器中；

18、所述第二量子fpga模块从所述存储器中获取所述第一音频处理结果并对所述第一音频处理结果进行处理，得到目标音频处理结果。

19、这样通过设置一组并联模组内的一个模块串的fpga架构就可以实现对音频样本的处理，可以降低fpga架构设计成本。

20、进一步地，当所述fpga架构包括一组并联模组、至少一个模块串和至少一个量子fpga模块时，所述音频处理方法具体为：

21、通过所述主控cpu分别将第三功能模块和第四功能模块分配到第二并联模组中，以使所述第二并联模组内的第二模块串中的第三量子fpga模块和第三模块串中的第四量子fpga模块分别对所述第三功能模块和所述第四功能模块进行映射；

22、将接收到的所述待处理音频样本输入所述fpga架构，使所述第三量子fpga模块对所述待处理音频样本进行处理，得到第二音频处理结果，并将所述第二音频处理结果传输至所述存储器中，同时通过所述主控cpu将第五功能模块分配到所述第二并联模组中，以使所述第二并联模组内的第二模块串中的第三量子fpga模块对所述第五功能模块进行映射；

23、所述第四量子fpga模块从所述存储器中获取所述第二音频处理结果并对所述第二音频处理结果进行处理，得到第三音频处理结果，当所述第三量子fpga模块对所述第三音频处理结果处理完成后，得到目标音频处理结果。

24、这样通过设置一组并联模组内的至少一个模块串的fpga架构就可以实现对音频样本的处理，通过对量子fpga模块进行分时复用，可以在降低fpga架构设计成本的同时提高音频处理效率。

25、进一步地，当所述fpga架构包括至少一组并联模组、至少一个模块串和至少一个量子fpga模块时，所述音频处理方法具体为：

26、通过所述主控cpu分别将第六功能模块、第七功能模块、第八功能模块和第九功能模块分配到第三并联模组和第四并联模组中，以使所述第三并联模组内的第三模块串中的第五量子fpga模块、所述第三并联模组内的第四模块串中的第六量子fpga模块、所述第四并联模组内的第五模块串中的第七量子fpga模块和所述第四并联模组内的第六模块串中的第八量子fpga模块分别对所述第六功能模块、所述第七功能模块、所述第八功能模块和所述第九功能模块进行映射；

27、将接收到的所述待处理音频样本输入所述fpga架构，使所述第五量子fpga模块和所述第六量子fpga模块对所述待处理音频样本进行处理，得到第四音频处理结果，并将所述第四音频处理结果传输至所述存储器中，同时通过所述主控cpu将第十功能模块和第十一功能模块分配到第三并联模组，以使所述第三并联模组内的所述第三模块串中的所述第五量子fpga模块、所述第三并联模组内的所述第四模块串中的所述第六量子fpga模块分别对所述第十功能模块和所述第十一功能模块进行映射；

28、所述第七量子fpga模块和所述第八量子fpga模块从所述存储器中获取所述第四音频处理结果并对所述第四音频处理结果进行处理，得到第五音频处理结果，当所述第三模块串中的所述第五量子fpga模块和所述第四模块串中的所述第六量子fpga模块分别对所述第五音频处理结果处理完成后，得到目标音频处理结果。

29、这样通过设置至少一组并联模组和至少一个模块串的fpga架构就可以实现对音频样本的处理，通过对量子fpga模块进行分时复用，可以在降低fpga架构设计成本的同时提高音频处理效率。

30、进一步地，在所述得到目标音频处理结果之前，还包括具体为：

31、判断是否接收到所述目标音频处理结果；

32、若接收到所述目标音频处理结果，则将目标音频处理结果传输至所述存储器中；

33、若没接收到所述目标音频处理结果，则控制所述并联模组内的量子fpga模块对所述待处理音频样本进行处理。

34、这样通过判断接收到所述目标音频处理结果，可以判断fpga架构的处理状态，方便基于fpga架构的状态进行相应操作，进而提高音频处理效率。

35、第二方面，本技术提供了一种音频处理装置，适用于fpga架构，所述音频处理装置包括：第一确定子模块、第二确定子模块、第一映射子模块和第一处理子模块；

36、所述第一确定子模块，用于分别确定所述fpga架构和所述fpga架构中的量子fpga模块的数量，其中，所述fpga架构中的所述量子fpga模块的数量基于若干个待处理功能模块的数量确定，所述fpga架构包括一个主控cpu、一个存储器和至少一组并联模组，每组并联模组包括至少一个模块串，且同一模组内各模块串之间相互并联连接，各模块串包括至少一个量子fpga模块；

37、所述第二确定子模块，用于根据所述fpga架构和所述fpga架构中的所述量子fpga模块的数量，确定所需的并联模组；

38、所述第一映射子模块，用于通过所述主控cpu将若干个所述功能模块分配到所述并联模组，以使各所述并联模组内的模块串中的所述量子fpga模块对若干个所述功能模块进行映射；

39、所述第一处理子模块，用于将接收到的待处理音频样本输入所述fpga架构，当各所述并联模组内的所述量子fpga模块对所述待处理音频样本处理完成后，输出音频处理结果。

40、本技术实施例通过确定fpga架构和fpga架构中量子fpga模块的数量，随后确定所需的并联模组，可以准确确定音频处理所需要的架构，可以节省fpga设计成本；通过量子fpga模块同时对若干个所述功能模块进行映射，可以减少功能模块映射到量子fpga模块的时间，进而提高音频处理效率；通过使用fpga架构对待处理音频进行处理，可以提高音频处理效率。

41、进一步地，所述第一确定子模块包括：数量确定单元；

42、所述数量确定单元包括：获取子单元和确定子单元；

43、所述获取子单元，用于获取若干个所述待处理功能模块对应的若干个量子算法，并基于若干个所述量子算法确认若干个所述待处理功能模块对应的若干个电路逻辑，其中，若干个所述功能模块包含对音频样本进行处理的量子算法；

44、所述确定子单元，用于基于若干个所述电路逻辑确定所述fpga架构中的所述量子fpga模块的数量。

45、进一步地，当所述fpga架构包括一组并联模组、一个模块串和至少一个量子fpga模块时，所述音频处理装置包括：第二映射子模块、第二处理子模块和第三处理子模块；

46、所述第二映射子模块，用于通过所述主控cpu分别将第一功能模块和第二功能模块分配到第一并联模组中，以使所述第一并联模组内的第一模块串中的第一量子fpga模块和第二量子fpga模块分别对所述第一功能模块和所述第二功能模块进行映射；

47、所述第二处理子模块，用于将接收到的所述待处理音频样本输入所述fpga架构，使所述第一量子fpga模块对所述待处理音频样本进行处理，得到第一音频处理结果，并将所述第一音频处理结果传输至所述存储器中；

48、所述第三处理子模块，用于通过所述第二量子fpga模块从所述存储器中获取所述第一音频处理结果并对所述第一音频处理结果进行处理，得到目标音频处理结果。

49、进一步地，当所述fpga架构包括一组并联模组、至少一个模块串和至少一个量子fpga模块时，所述音频处理装置包括：第三映射子模块、第四处理子模块和第五处理子模块；

50、所述第三映射子模块，用于通过所述主控cpu分别将第三功能模块和第四功能模块分配到第二并联模组中，以使所述第二并联模组内的第二模块串中的第三量子fpga模块和第三模块串中的第四量子fpga模块分别对所述第三功能模块和所述第四功能模块进行映射；

51、所述第四处理子模块，用于将接收到的所述待处理音频样本输入所述fpga架构，使所述第三量子fpga模块对所述待处理音频样本进行处理，得到第二音频处理结果，并将所述第二音频处理结果传输至所述存储器中，同时通过所述主控cpu将第五功能模块分配到所述第二并联模组中，以使所述第二并联模组内的第二模块串中的第三量子fpga模块对所述第五功能模块进行映射；

52、所述第五处理子模块，用于通过所述第四量子fpga模块从所述存储器中获取所述第二音频处理结果并对所述第二音频处理结果进行处理，得到第三音频处理结果，当所述第三量子fpga模块对所述第三音频处理结果处理完成后，得到目标音频处理结果。

53、进一步地，当所述fpga架构包括至少一组并联模组、至少一个模块串和至少一个量子fpga模块时，所述音频处理装置包括：第四映射子模块、第六处理子模块和第七处理子模块；

54、所述第四映射子模块，用于通过所述主控cpu分别将第六功能模块、第七功能模块、第八功能模块和第九功能模块分配到第三并联模组和第四并联模组中，以使所述第三并联模组内的第三模块串中的第五量子fpga模块、所述第三并联模组内的第四模块串中的第六量子fpga模块、所述第四并联模组内的第五模块串中的第七量子fpga模块和所述第四并联模组内的第六模块串中的第八量子fpga模块分别对所述第六功能模块、所述第七功能模块、所述第八功能模块和所述第九功能模块进行映射；

55、所述第六处理子模块，用于将接收到的所述待处理音频样本输入所述fpga架构，使所述第五量子fpga模块和所述第六量子fpga模块对所述待处理音频样本进行处理，得到第四音频处理结果，并将所述第四音频处理结果传输至所述存储器中，同时通过所述主控cpu将第十功能模块和第十一功能模块分配到第三并联模组，以使所述第三并联模组内的所述第三模块串中的所述第五量子fpga模块、所述第三并联模组内的所述第四模块串中的所述第六量子fpga模块分别对所述第十功能模块和所述第十一功能模块进行映射；

56、所述第七处理子模块，用于通过所述第七量子fpga模块和所述第八量子fpga模块从所述存储器中获取所述第四音频处理结果并对所述第四音频处理结果进行处理，得到第五音频处理结果，当所述第三模块串中的所述第五量子fpga模块和所述第四模块串中的所述第六量子fpga模块分别对所述第五音频处理结果处理完成后，得到目标音频处理结果。

57、进一步地，所述音频处理装置还包括：判断子模块；

58、所述判断子模块包括：判断单元、第一处理单元和第二处理单元；

59、所述判断单元，用于判断是否接收到所述目标音频处理结果；

60、所述第一处理单元，用于若接收到所述目标音频处理结果，则将目标音频处理结果传输至所述存储器中；

61、所述第二处理单元，用于若没接收到所述目标音频处理结果，则控制所述并联模组内的量子fpga模块对所述待处理音频样本进行处理。

技术实现思路