芯片封装结构的制作方法

本申请是有关于一种封装技术，特别是一种非扇出型封装的芯片封装结构及其制法。

背景技术：

微机电(mems)通常包含一个微处理器和一个用以取得环境信息的微型传感器，因此，一个微机电芯片上通常具有一个可直接或至少间接接触环境信息的感测区，这些感测区可能必须裸露，并且不会被常规封装材料包覆。

现有微机电芯片贴装于电路基板后，可能利用打线技术实现微机电芯片与电路基板的电性连接，但由于无法使用常规封装材料覆盖感测区，这使得金线直接裸露于外界，装置的信赖性严重不足。

为了解决前述问题，扇出型封装的方法被提出，通过在微机电芯片上设置具有流体通道的扇出层，实现避免导线裸露，同时又允许感测区可直接或间接接触环境信息。但另一方面，扇出型封装的制程复杂、昂贵，显著增加了微机电的设置成本。

技术实现要素：

有鉴于此，本申请的主要目的在于提供一种非扇出型封装方式的芯片封装技术。

为了达成上述及其他目的，本申请提供一种芯片封装结构，其包括一基板、一感测芯片、一环状挡墙、多个导线及一封装材料，基板表面具有一芯片贴装区及多个打线接点，感测芯片贴装于芯片贴装区，感测芯片具有一用以接收环境信息的感测区及多个电接点，环状挡墙设于感测芯片并围绕感测区，环状挡墙间隔于感测区与该些电接点之间，该些导线分别连接于该些打线接点及该些电接点之间，封装材料设于基板及感测芯片的部分表面而包覆该些打线接点、电接点及导线，环状挡墙所围绕的区域未设有封装材料。

本申请通过在感测芯片上增设一环状挡墙，这使得感测芯片贴装于基板后，仍可使用封装材料针对性地将打线接点、电接点及导线封装包覆，但又保护感测区不被封装材料污染，从而不但免除了繁复、成本高的扇出型封装制程，同时又避免导线裸露而衍生的信赖性不足问题，满足微机电产业长期存在的需求。

有关本申请的其它功效及实施例的详细内容，配合附图说明如下。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本申请其中一实施例的剖面示意图；

图2为本申请其中一实施例的俯视示意图；

图3至图9为本申请其中一实施例的制程步骤示意图。

符号说明

1：晶圆2：工作面3：干膜

4：光罩5：模具5a：上模

5a1：内模面6：第一腔室7：第二腔室

10：基板11：芯片贴装区12：打线接点

20：感测芯片21：感测区22：电接点

30：环状挡墙31：外环面32：顶面

40：导线50：封装材料

具体实施方式

请参考图1、图2，所绘示者为本申请芯片封装结构的其中一实施例，该芯片封装结构涉及微机电系统，其包括一基板10、一感测芯片20、一环状挡墙30、多个导线40及一封装材料50。

基板10表面具有一芯片贴装区11及多个打线接点12。基板10可以是常规电路板结构中的单面单层板、双面板或多层板，其结构中包括导电区及非导电区，导电区主要为基板10中的线路，非导电区例如是电路板结构中的介电质层、防焊层或封装胶，例如聚酰亚胺、环氧树脂或其他电路板结构常用的树脂。

感测芯片20贴装于芯片贴装区11，并具有一用以接收环境信息的感测区21及多个电接点22。感测芯片20为一微机电系统(mems)，视其设计需求，感测区21可接收的环境信息可为但不限于光线、压力、声音、温度、湿度或特定化合物存在与否及/或其浓度。举例而言，感测芯片20可为但不限于用以量测不同压力范围的压力感测芯片、用以量测气体种类或浓度的气体感测芯片、用以感测流量与流速的流量感测芯片、用来感测加速度变化的加速度感测芯片、用以感测温度变化的温度感测芯片、用以感光的感光芯片等。

环状挡墙30设于感测芯片20并围绕感测区21，其间隔于感测区21与电接点22之间，且环状挡墙30具有一外环面31及一顶面32。从俯视图观之，环状挡墙30所围绕的区域为封闭区域，用以使所围绕的区域独立于外部区域，且环状挡墙30可具有多边形、圆形或其他不规则轮廓。环状挡墙30例如为绝缘体，其可为但不限于环氧树脂、酚醛树脂、聚酰亚胺等材质。

导线40分别连接于该些打线接点12及该些电接点22之间，用以让基板10与感测芯片20之间形成信号连接。导线40例如为金线等导电线材制成。

封装材料50设于基板10及感测芯片20的部分表面而包覆打线接点12、电接点22及导线40，其完整包覆环状挡墙30的外环面31，并与环状挡墙30的顶面31等高齐平，用以避免打线接点12、电接点22及导线40氧化或污损。由于膨胀系数的差异或其他设计选择，因此在其他可能的实施方式中，环状挡墙的顶面也可能略高或略低于封装材料。封装材料可为电路板领域中常规的封装材料。

以下通过图3至图9说明前述芯片封装结构的制法。

贴膜：请参考图3，首先，在一晶圆1的一工作面2层合至少一层半固化的干膜3，晶圆1具有多个感测芯片20(图中仅例示其中一者)，各感测芯片20具有一用以接收环境信息的感测区21及多个电接点22，干膜3覆盖感测区21及电接点22。所述干膜3的主要组成可为但不限于光可成像树脂，其以含羧基光可成像树脂为佳，或者并用环氧树脂与含羧基光可成像树脂，或者并用其他热硬化性树脂、光硬化性树脂与含羧基光可成像树脂。举例而言，光可成像树脂包能是不饱和羧酸与含不饱和基化合物的共聚物、或含羧基二醇化合物与二醇化合物的加成聚合物，干膜的浆料可先被涂布于一例如由pet薄膜的载体膜上，再将浆料烘干而具有指触干燥性，但高分子尚未完全聚合、硬化的状态，成为所述干膜。在可能的实施方式中，载体膜上的干膜具有5-200μm的厚度，例如具有10-150μm的厚度。视最终环状挡墙所需高度，可在晶圆上连续层合多层干膜，多层层合的干膜总厚度例如为10-500μm，更进一步地，干膜总厚度例如为20-200μm，再更进一步地，干膜总厚度例如为30-300μm，俾便后续封装步骤的进行，确保导线能被封装材料完整包覆。另一方面，在贴膜前，于晶圆上形成多个感测芯片的步骤，可视需要以常规制程完成。在各层干膜完成贴膜后，载体膜可被移除。

局部固化：令半固化的干膜3的一部份完全固化，干膜3中完全固化的部分分别完整围绕感测芯片20的感测区21，但特别不围绕后续供导线连接的电接点22。如图4所示，对于主要组成为光可成像树脂的干膜3而言，可以通过照光(例如uv光)进行固化，照光前利用光罩4遮蔽不需完全固化的部分，但暴露欲完全固化的部分。

移除干膜：如图5所示，利用溶剂将干膜中未完全固化的部分自工作面2移除，保留干膜中完全固化的部分，被保留的部分成为多个分别围绕该些感测芯片20的感测区21的环状挡墙30(图中均仅例示其中一者)，各环状挡墙30将其所围绕的感测区21与其他电接点22间隔开。

切割：利用切割机将晶圆1上多个感测芯片20切割分开，成为多颗各别独立的感测芯片20(如图6所示)。

黏晶：如图7所示，将切割后的各感测芯片20分别贴装(例如利用银胶)于一基板10的芯片贴装区11，基板10另具有多个打线接点12。具有芯片贴装区及打线接点的基板可由常规电路基板制程依设计需求制得。

打线：利用打线机将多个导线40(例如金线)分别连接于该些打线接点12及该些电接点22之间(如图8所示)，用以让基板10与感测芯片20之间形成信号连接。

封胶：如图9所示，将打线后的感测芯片20置于一模具5的一模穴，感测芯片20置入模穴后，上模5a的一内模面5a1压抵于环状挡墙30的顶面32，此时模穴内仍具有镂空的一第一腔室6及一第二腔室7，环状挡墙30位于第一、第二腔室6、7之间而使第一、第二腔室6、7在空间上不连通，其中，感测区21位于第一腔室6内，打线接点12、电接点22及导线40则均位于第二腔室7内，之后，通过模具5的注料口在第二腔室7内填入封装材料50，并令封装材料50硬化，其完整包覆环状挡墙30的外环面31，并与环状挡墙30的顶面31等高齐平，而后退模，制得如图1、图2所示的芯片封装结构。在其他可能的实施方式中，只要可以完整包覆打线接点、电接点及导线，封装材料的顶面也可低于环状挡墙。

在可能的实施方式中，环状挡墙30所围构的感测区21上可另填充其他异于前述封装材料50的功能性胶体，例如可线性传递压力的胶体，亦即，感测区21上即便设有胶体，该胶体也不会与该封装材料50相同。

综合上述，本申请所制得的芯片封装结构针对性地将打线接点、电接点及导线封装包覆，但又保护感测区不被封装材料污染，从而不但免除了繁复、成本高的扇出型封装制程，同时又避免导线裸露而衍生的信赖性不足问题，满足微机电产业长期存在的需求。

以上所述的实施例及/或实施方式，仅是用以说明实现本申请技术的较佳实施例及/或实施方式，并非对本申请技术的实施方式作任何形式上的限制，任何本领域技术人员，在不脱离本申请内容所公开的技术手段的范围，当可作些许的更动或修改为其它等效的实施例，但仍应视为与本申请实质相同的技术或实施例。