微机电系统装置及其形成方法与流程

[0001]本发明实施例是涉及微机电系统装置及其形成方法。背景技术：[0002]微机电系统(microelectromechanical system，mems)装置是对机械组件及电子组件进行整合以感测物理量和/或依据周围环境进行作用的微观装置。近年来，mems装置变得越来越普遍。举例来说，使用mems装置作为感测装置(例如，运动感测装置、压力感测装置、加速度感测装置等)已在许多当今的个人电子设备(例如，智能电话、健身电子设备、个人计算装置)中变得广泛。mems装置也用于其他应用中，例如车辆应用(例如，用于事故检测及气囊展开系统(airbag deployment system))、航空航天应用(例如，用于导航系统)、医疗应用(例如，用于患者监护)等。技术实现要素：[0003]在一些实施例中，本公开提供一种微机电系统(mems)装置。所述mems装置包括设置在第一半导体衬底之上的介电结构，其中所述介电结构至少局部地界定空腔。在所述介电结构之上设置有第二半导体衬底。所述第二半导体衬底包括可移动体，其中所述可移动体的相对的侧壁设置在所述空腔的相对的侧壁之间。在所述可移动体与所述介电结构之间设置有防粘连结构，其中所述防粘连结构是第一硅系(silicon-based)半导体。[0004]在一些实施例中，本公开提供一种微机电系统(mems)装置。所述mems装置包括设置在第一半导体衬底上的感测电路。在所述第一半导体衬底及所述感测电路之上设置有层间介电(ild)结构，其中所述ild结构至少局部地界定空腔。在所述ild结构中嵌置有内连结构，其中所述内连结构电耦合到所述感测电路。在所述ild结构之上设置有第二半导体衬底。所述第二半导体衬底包括可移动体，其中所述可移动体的相对的侧壁设置在所述空腔的相对的侧壁之间。在所述可移动体与所述ild结构之间设置有防粘连结构，其中所述防粘连结构是硅系半导体且电耦合到所述内连结构，且其中所述感测电路被配置成测量所述可移动体与所述防粘连结构之间的电容性耦合的变化。[0005]在一些实施例中，本公开提供一种形成微机电系统(mems)装置的方法。所述方法包括在层间介电(ild)结构之上形成感测电极，其中所述ild结构设置在第一半导体衬底之上。在所述ild结构之上形成防粘连结构，其中所述防粘连结构是硅系半导体。将第二半导体衬底结合到第三半导体衬底。在所述第二半导体衬底中形成可移动体。在将所述第二半导体衬底与所述第三半导体衬底结合在一起之后，将所述第二半导体衬底及所述第三半导体衬底结合到所述第一半导体衬底。附图说明[0006]结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。[0007]图1示出具有机械坚固的防粘连结构的微机电系统(mems)装置的一些实施例的剖视图。[0008]图2示出图1所示mems装置的一些其他实施例的剖视图。[0009]图3示出图1所示mems装置的一些其他实施例的剖视图。[0010]图4示出图1所示mems装置的一些其他实施例的剖视图。[0011]图5示出图1所示mems装置的一些其他实施例的剖视图。[0012]图6示出图1所示mems装置的一些其他实施例的剖视图。[0013]图7示出图1所示mems装置的一些其他实施例的剖视图。[0014]图8示出图1所示mems装置的一些其他实施例的剖视图。[0015]图9示出图1所示mems装置的一些其他实施例的剖视图。[0016]图10示出图1所示mems装置的一些其他实施例的剖视图。[0017]图11a到图11e示出图1所示防粘连结构的一些实施例的各种布局图。[0018]图12a到图12c示出图1所示mems装置的各种简化布局图。[0019]图13到图27示出用于形成图10所示mems装置的一些实施例的一系列剖视图。[0020]图28示出形成具有机械坚固的防粘连结构的微机电系统(mems)装置的方法的一些实施例的流程图。具体实施方式[0021]以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。[0022]此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。[0023]许多mems装置(例如，加速度计(accelerometer)、陀螺仪(gyroscope)等)包括可移动体及固定电极板。可移动体具有平的表面，所述平的表面与固定电极板的相对的平的表面平行对齐且与固定电极板的相对的平的表面间隔开。可移动体响应于外部刺激(例如，压力、加速度、重力等)而在空腔内部发生位移。此位移会改变可移动体与固定电极板之间的距离。距离的变化可通过可移动体与固定电极之间的电容性耦合的变化来检测并通过适当的电路进行分析，以导出与距离变化相关联的物理量的测量值，例如加速度。[0024]mems装置面临的设计挑战之一是防止可移动体粘连到mems装置的相邻的部件(被称为粘连的效应)。发生粘连的一个实例是在mems装置的正常运行期间当可移动体突然“粘住”邻近的表面时发生的。可移动体可能会因若干不同效应中的任何一种效应(例如毛细力(capillary force)、分子范德瓦尔斯力(molecular van der waals force)或邻近的表面之间的静电力)而“粘住”邻近的表面。这些效应引起此种粘连的程度可根据许多不同的因素而不同，例如表面温度、表面之间的接触面积、表面之间的接触电势差、表面是亲水性还是疏水性的，等等。[0025]限制此种粘连的一种局部解决方案是利用设置在空腔中的缓冲器(bumper)结构。缓冲器结构可限制若干此种粘连效应中的任何一种粘连，例如有效地减小可移动体与邻近的表面之间的总体接触面积。缓冲器结构通常由具有相对低的屈服应力(yield stress)(例如，小于或等于约1,000兆帕(megapascal，mpa))的材料(例如，铝-铜(alcu))制成。然而，由于缓冲器结构通常由具有相对低的屈服应力的材料制成，因此来自可移动体的相对大的冲击力(impact force)可使缓冲器结构变形(例如，塑性变形)。缓冲器结构的所得变形会降低缓冲器结构在限制将来粘连方面的有效性(例如，由于变形增加了可移动体与变形的缓冲器结构之间的总体接触面积)。[0026]本申请的各种实施例涉及一种具有机械坚固的防粘连结构的mems装置。mems装置包括设置在第一半导体衬底之上的层间介电(interlayer dielectric，ild)结构。ild结构的上表面至少局部地界定空腔的底部。第二半导体衬底设置在ild结构之上且包括可移动体。可移动体被配置成响应于外部刺激而在空腔内发生移位。防粘连结构设置在可移动体与ild结构的上表面之间。防粘连结构是硅系半导体(例如，多晶硅、单晶硅、非晶硅等)。由于防粘连结构是硅系半导体，因此防粘连结构具有相对高的屈服应力。由于防粘连结构具有相对高的屈服应力(例如，介于约5,000mpa与约9,000mpa之间的屈服应力)，因此来自可移动体的相对大的冲击力可不会使防粘连结构变形(例如，可不会导致防粘连结构的塑性变形)。因此，防粘连结构可改善mems装置的机械坚固性(mechanical robustness)，从而扩展现实应用(例如，高抗冲击性(high-impact resistant)mems装置)和/或改善装置性能(例如，改善mems装置在工作寿命期间的感测性能)。[0027]图1示出具有机械坚固的防粘连结构132的微机电系统(mems)装置100的一些实施例的剖视图。[0028]如图1中所示，mems装置100包括第一半导体衬底102。第一半导体衬底102可包括任何类型的半导体本体(例如，单晶硅/互补金属氧化物半导体(complementary metal-oxide-semiconductor，cmos)块、硅-锗(sige)、绝缘体上硅(silicon on insulator，soi)等)。在第一半导体衬底102上/中可设置有一个或多个半导体装置104。所述一个或多个半导体装置104可为或可包括例如金属氧化物半导体(metal-oxide-semiconductor，mos)场效应晶体管(field-effect transistor，fet)、一些其他mos装置或一些其他半导体装置。在一些实施例中，所述一个或多个半导体装置104可为感测电路106的一部分。在另一些实施例中，第一半导体衬底102可被称为互补金属氧化物半导体(cmos)衬底。[0029]在第一半导体衬底102及所述一个或多个半导体装置104之上设置有层间介电(ild)结构108。在ild结构108中嵌置有内连结构110(例如，铜内连)。内连结构110包括多个导电特征(例如，金属线、金属通孔、金属接触件等)。在一些实施例中，ild结构108包括一个或多个堆叠的ild层，所述一个或多个堆叠的ild层可分别包含低介电常数介电质(例如，介电常数小于约3.9的介电材料)、氧化物(例如，二氧化硅(sio2))等。在另一些实施例中，所述多个导电特征可包含例如铜(cu)、铝(al)、钨(w)、钛(ti)、氮化钛(tin)、铝-铜(alcu)、一些其他导电材料或上述的组合。在又一些实施例中，ild结构108可被称为介电结构。[0030]在ild结构108及第一半导体衬底102二者之上设置有第二半导体衬底112。第二半导体衬底112可包括任何类型的半导体本体(例如，单晶硅/cmos块、sige、soi等)。在一些实施例中，第二半导体衬底112可具有第一掺杂类型(例如，p型/n型)。在另一些实施例中，第二半导体衬底112可被称为mems衬底。[0031]在一些实施例中，第二半导体衬底112通过第一结合结构114(例如，共晶结合结构(eutectic bond structure))结合到第一半导体衬底102。第一结合结构114可包括设置在下部结合环118上的上部结合环116。在一些实施例中，第一结合结构114是导电的。下部结合环118可包含例如alcu、cu、al、ti、金(au)、锡(sn)、一些其他结合材料或上述的组合。上部结合环116可包含例如锗(ge)、cu、al、au、sn、一些其他结合材料或上述的组合。[0032]在一些实施例中，在第二半导体衬底112及第一半导体衬底102二者之上设置有第三半导体衬底120。第三半导体衬底120可包括任何类型的半导体本体(例如，单晶硅/cmos块、sige、soi等)。在另一些实施例中，第三半导体衬底120可被称为顶盖衬底(cap substrate)。在一些实施例中，第三半导体衬底120通过第二结合结构122结合到第二半导体衬底112。第二结合结构122可包含例如ge、sio2、cu、al、au、sn、ti、一些其他结合材料或上述的组合。[0033]ild结构108至少局部地界定空腔124。在一些实施例中，ild结构108、第二半导体衬底112、第一结合结构114、第三半导体衬底120及第二结合结构122至少局部地界定空腔124。在另一些实施例中，第三半导体衬底120及第二结合结构122至少局部地界定空腔124的上部部分，且ild结构108及第一结合结构114至少局部地界定空腔124的下部部分。[0034]第二半导体衬底112包括可移动体126(例如，检验质量体(proof mass))。可移动体126是第二半导体衬底112的一部分且通过一个或多个系绳(tether)悬挂在空腔124中。可移动体126被配置成响应于外部刺激(例如，压力、加速度、重力等)而在空腔124内部发生移位。在一些实施例中，可移动体126可电耦合到感测电路106(例如，通过内连结构110、第一结合结构114及设置在第二半导体衬底112中的经掺杂的导电路径(未示出))。[0035]在空腔124内设置有第一感测电极128。第一感测电极128通过内连结构110的多个上部导通孔130(例如，金属通孔)中的一个或多个上部导通孔电耦合到内连结构110。在一些实施例中，内连结构110的所述多个上部导通孔130可为内连结构110的多个最上部导通孔。在另一些实施例中，第一感测电极128可设置在ild结构108内。在又一些实施例中，第一感测电极128可为内连结构110的上部导电线(例如，上部金属线)的一部分。[0036]在一些实施例中，内连结构110将第一感测电极128电耦合到感测电路106。在另一些实施例中，感测电路106被配置成测量并分析可移动体126与第一感测电极128之间的电容性耦合的变化，以导出和可移动体126与第一感测电极128之间的距离变化相关联的物理量(例如，加速度)的测量值。在一些实施例中，第一感测电极可包含例如tin、cu、al、w、alcu、一些其他导电材料或上述的组合。在另一些实施例中，第一感测电极128可具有与下部结合环118相同的化学组合物。[0037]在空腔124中设置有防粘连结构132。防粘连结构132设置在可移动体126与ild结构108之间。在一些实施例中，防粘连结构132接触ild结构108。在另一些实施例中，防粘连结构132是导电的。[0038]在一些实施例中，防粘连结构132包含半导体材料(例如，硅(si)、ge等)。防粘连结构132可为未经掺杂的半导体(例如，本征半导体)或经掺杂的半导体(例如，非本征半导体)。在另一些实施例中，防粘连结构132包含的第一掺杂类型掺杂剂(例如，n型掺杂剂)的浓度高于第二掺杂类型掺杂剂(例如，p型掺杂剂)，或反之亦然。在另一些实施例中，防粘连结构132具有小于或等于约100欧姆-厘米(ohm-centimeter，ω·cm)的电阻率。在又一些实施例中，防粘连结构132的电阻率介于约0.5毫欧姆-厘米(milliohm-centimeter，mω·cm)与约100ω·cm之间。[0039]在一些实施例中，防粘连结构132包含硅。在此种实施例中，防粘连结构132可被称为硅系防粘连结构。在另一些实施例中，防粘连结构132可基本上由硅组成。应理解，在一些实施例中，基本上由硅组成的防粘连结构132可包含第一掺杂类型掺杂剂和/或第二掺杂类型掺杂剂。在另一些实施例中，防粘连结构132可为硅系半导体。防粘连结构132可为非晶态固体(例如，非晶硅)。在其他实施例中，防粘连结构132可为晶态固体(例如，单晶硅、多晶硅等)。在另一些实施例中，防粘连结构132可为单晶态固体(例如，单晶硅)。在又一些实施例中，防粘连结构132可为多晶态固体(例如，多晶硅)。[0040]在一些实施例中，防粘连结构132可具有大于或等于1,000mpa的屈服应力。更具体来说，防粘连结构132可具有大于或等于5,000mpa的屈服应力。更具体来说，防粘连结构132可具有介于5,000mpa与9,000mpa之间的屈服应力。在一些实施例中，防粘连结构132具有与第一感测电极128不同的化学组合物。举例来说，防粘连结构132可为硅系的(例如，单晶硅、多晶硅或非晶硅)且第一感测电极128可为金属系的(例如，tin、w、alcu等)。在另一些实施例中，防粘连结构132的屈服应力大于第一感测电极128的屈服应力。[0041]由于防粘连结构132是硅系半导体，因此防粘连结构132具有相对高的屈服应力。由于防粘连结构具有相对高的屈服应力，因此防粘连结构上相对大的冲击力(例如，通过可移动体126的冲击力)可不会使防粘连结构132变形(例如，可不会导致防粘连结构132的塑性变形)。因此，防粘连结构132可改善mems装置100的机械坚固性，从而扩展现实应用(例如，高抗冲击性mems装置)和/或改善装置性能(例如，改善mems装置的在工作寿命期间的感测性能)。[0042]在一些实施例中，防粘连结构132的化学组合物不同于下部结合环118的化学组合物。举例来说，下部结合环118可包含钛，而防粘连结构132可为多晶硅。在另一些实施例中，防粘连结构132的化学组合物不同于第一感测电极128及下部结合环118二者。[0043]图2示出图1所示mems装置100的一些其他实施例的剖视图。[0044]如图2中所示，防粘连结构132电耦合到内连结构110。在一些实施例中，防粘连结构132电耦合到所述多个上部导通孔130中的一个或多个上部导通孔(例如，一个或多个金属通孔)。内连结构110可将防粘连结构132电耦合到感测电路106。在另一些实施例中，感测电路106被配置成测量并分析可移动体126与防粘连结构132之间的电容性耦合的变化，以导出和可移动体126与防粘连结构132之间的距离变化相关联的物理量(例如，加速度)的测量值。在又一些实施例中，内连结构110可将防粘连结构电耦合到特定的电连接(例如，5伏、0伏等)。[0045]由于防粘连结构132是导电的且电耦合到感测电路106，因此防粘连结构132可用作感测电极。在此种实施例中，防粘连结构132可与第一感测电极128间隔开且与第一感测电极128结合用作第二感测电极。由于防粘连结构132可与第一感测电极128结合用作第二感测电极，因此可改善mems装置100的性能(例如，增加灵敏度、改善精度、减少不正确的感测误差等)。在其他此种实施例中，防粘连结构132可用作第一感测电极128。换句话说，防粘连结构132与第一感测电极128可为相同的结构。由于防粘连结构132可用作第一感测电极128，因此可降低制作mems装置100的成本(例如，减少光刻(photolithography)/沉积(deposition)工艺的次数、减少沉积材料的量等)。[0046]图2中还示出，第一感测电极128与防粘连结构132可包含相同的材料。举例来说，第一感测电极128及防粘连结构132二者皆可包含硅。在另一些实施例中，第一感测电极128及防粘连结构132二者皆可基本上由硅组成。由于第一感测电极128与防粘连结构132可包含相同的材料，因此可降低制作mems装置100的成本(例如，减少光刻/沉积工艺的次数)。在一些实施例中，第一感测电极128的化学组合物不同于下部结合环118的化学组合物。[0047]在一些实施例中，第一感测电极128及防粘连结构132二者皆可为硅系半导体。在其他实施例中，防粘连结构132与第一感测电极128可具有不同的化学组合物(例如，分别具有si及tin)。在另一些实施例中，防粘连结构132与第一感测电极128可具有相同的晶态结构。举例来说，防粘连结构132及第一感测电极128二者皆可为非晶态固体(例如，非晶硅)、晶态固体(例如，单晶硅、多晶硅等)、单晶态固体(例如，单晶硅)或多晶态固体(例如，多晶硅)。由于第一感测电极128与防粘连结构132可具有相同的晶态结构，因此可降低制作mems装置100的成本(例如，减少光刻工艺的次数)。在其他实施例中，防粘连结构132与第一感测电极128可具有不同的晶态结构。举例来说，防粘连结构132可为晶态固体且第一感测电极128可为非晶态固体，或反之亦然。[0048]图3示出图1所示mems装置100的一些其他实施例的剖视图。[0049]如图3中所示，防粘连结构132包含一种或多种逸气(outgasing)物质302。在一些实施例中，逸气物质可为例如氩(ar)、氢(h)、氮(n)、一些其他逸气物质或上述的组合。所述一种或多种逸气物质302被配置成在空腔124被密封之后(或在密封空腔124期间)增大空腔124内部的压力。在此种实施例中，所述一种或多种逸气物质302可通过从防粘连结构132逸气到空腔124中来增大空腔124内部的压力。由于防粘连结构132可包含所述一种或多种逸气物质302，因此可降低制作mems装置100的成本(例如，减少形成分开的逸气结构的光刻/沉积/注入(implantation)工艺的次数)。此外，由于防粘连结构132是硅系半导体，因此防粘连结构132相对于其他材料可具有改善的逸气性质(例如，与金属系逸气结构相比，硅系半导体逸气结构可使所述一种或多种逸气物质302的逸气更有效)。[0050]在一些实施例中，第一感测电极128包含所述一种或多种逸气物质302。由于第一感测电极128可包含所述一种或多种逸气物质302，因此可降低制作mems装置100的成本(例如，减少形成分开的逸气结构的光刻/沉积/注入工艺的次数)。在另一些实施例中，第一感测电极128及防粘连结构132二者皆包含所述一种或多种逸气物质302。由于防粘连结构132及第一感测电极128可包含所述一种或多种逸气物质302，因此可改善空腔124内部的压力(例如，增大的压力、对压力的改善的控制等)。第一感测电极128与防粘连结构132可包含相同的一种或多种逸气物质302和/或所述一种或多种逸气物质302的相同浓度。在其他实施例中，第一感测电极128可包含所述一种或多种逸气物质302的第一集合(或浓度)，且防粘连结构132可包含所述一种或多种逸气物质302的第二集合(或浓度)，第二集合(或浓度)与第一集合(或浓度)不同。[0051]图4示出图1所示mems装置100的一些其他实施例的剖视图。[0052]如图4中所示，在一些实施例中，mems装置100包括多个感测电极128a到128b。举例来说，mems装置可包括第三感测电极128a及第四感测电极128b。应理解，在一些实施例中，所述多个感测电极128a到128b中的每一者可包括针对第一感测电极128阐述的特征(例如，结构特征、化学组合物等)，或反之亦然。在一些实施例中，所述多个感测电极128a到128b的上表面是共面的。[0053]第三感测电极128a与第四感测电极128b可具有相同的化学组合物。在其他实施例中，第三感测电极128a具有与第四感测电极128b不同的化学组合物。在一些实施例中，第三感测电极128a与第四感测电极128b具有相同的晶态结构。在其他实施例中，第三感测电极128a与第四感测电极128b可具有不同的晶态结构。[0054]在一些实施例中，防粘连结构132可设置在第四感测电极128b上。应理解，在一些实施例中，防粘连结构132可设置在第三感测电极128a上，或者可在所述多个感测电极128a到128b上分别设置多个防粘连结构。防粘连结构132设置在可移动元件与第四感测电极128b之间。在一些实施例中，防粘连结构132的上表面设置为高于第四感测电极128b的上表面。在另一些实施例中，防粘连结构132的相对的侧壁实质上分别与第四感测电极128b的相对的侧壁对齐。在又一些实施例中，可移动体126的厚度小于第二半导体衬底112的相邻的部分的厚度。在此种实施例中，可移动体126的最底表面可设置在第二半导体衬底112的相邻的部分的最底表面之间。[0055]图5示出图1所示mems装置100的一些其他实施例的剖视图。[0056]在一些实施例中，第四感测电极128b的最外侧壁设置在防粘连结构132的最外侧壁之间。在另一些实施例中，防粘连结构132可沿着第四感测电极128b的最外侧壁在垂直方向上延伸。在又一些实施例中，防粘连结构132可覆盖第四感测电极128b的上表面及第四感测电极128b的侧壁。防粘连结构132可接触ild结构108及第四感测电极128b二者。[0057]图6示出图1所示mems装置100的一些其他实施例的剖视图。[0058]如图6中所示，在一些实施例中，mems装置100包括多个防粘连结构132a到132c。举例来说，mems装置可包括第一防粘连结构132a、第二防粘连结构132b及第三防粘连结构132c(未在图6中示出)。应理解，在一些实施例中，所述多个防粘连结构132a到132c中的每一者可包括针对防粘连结构132阐述的特征(例如，结构特征、化学组合物等)，或反之亦然。在一些实施例中，第一防粘连结构132a与第二防粘连结构132b具有相同的化学组合物。在另一些实施例中，第一防粘连结构132a与第二防粘连结构132b具有相同的晶态结构。在其他实施例中，第一防粘连结构132a与第二防粘连结构132b可具有不同的晶态结构。[0059]在一些实施例中，第一感测电极128设置在所述多个防粘连结构132a到132c中的两个或更多个防粘连结构之间。举例来说，第一感测电极128可设置在第一防粘连结构132a与第二防粘连结构132b之间。所述多个防粘连结构132a到132c的上表面可与第一感测电极128的上表面共面。[0060]图7示出图1所示mems装置100的一些其他实施例的剖视图。[0061]如图7中所示，所述多个防粘连结构132a到132c的上表面设置为低于第一感测电极128的上表面。在一些实施例中，所述多个防粘连结构132a到132c的上表面设置在第一感测电极128的上表面与第一感测电极128的底表面之间。在其他实施例中，所述多个防粘连结构132a到132c的上表面设置为低于第一感测电极128的底表面。在另一些实施例中，第一感测电极128设置在ild结构108的第一部分上且所述多个防粘连结构132a到132c可设置在ild结构108的多个第二部分上。ild结构108的第一部分的上表面可设置在ild结构108的所述多个第二部分的上表面上方。[0062]图8示出图1所示mems装置100的一些其他实施例的剖视图。[0063]如图8中所示，所述多个防粘连结构132a到132c的上表面设置为高于第一感测电极128的上表面。在一些实施例中，所述多个防粘连结构132a到132c的底表面设置为高于第一感测电极128的上表面。在其他实施例中，所述多个防粘连结构132a到132c的底表面设置在第一感测电极128的上表面与第一感测电极128的底表面之间。在另一些实施例中，ild结构108的第一部分的上表面设置为低于ild结构108的所述多个第二部分的上表面。在又一些实施例中，第一感测电极128的上表面设置为低于ild结构108的最上表面。在其他实施例中，ild结构108的最上表面可设置在第一感测电极128的上表面与第一感测电极128的底表面之间。[0064]图9示出图1所示mems装置100的一些其他实施例的剖视图。[0065]如图9中所示，第三防粘连结构132c延伸到ild结构108中。在一些实施例中，第三防粘连结构132c的第一上表面设置为低于ild结构108的上表面且第三防粘连结构132c的第二表面设置为高于ild结构108的上表面。在另一些实施例中，第三防粘连结构132c沿着ild结构108的上表面在水平方向上延伸。第三防粘连结构132c的底表面可设置为低于第一防粘连结构132a、第二防粘连结构132b和/或第一感测电极128的底表面。在又一些实施例中，所述多个防粘连结构132a到132c设置在第一感测电极128的第一侧上。[0066]在一些实施例中，在ild结构108中设置有逸气结构902。逸气结构902包含所述一种或多种逸气物质302。在另一些实施例中，逸气结构902的上表面与ild结构108的上表面共面。逸气结构902的上表面可设置为低于第一感测电极128的上表面和/或所述多个防粘连结构132a到132c中的一个或多个防粘连结构的上表面。逸气结构902的上表面可设置为低于第一感测电极128的底表面和/或所述多个防粘连结构132a到132c中的一个或多个防粘连结构的底表面。在又一些实施例中，逸气结构902可电耦合到所述多个上部导通孔130中的一个或多个上部导通孔130。[0067]在一些实施例中，逸气结构902包含半导体材料。逸气结构902可包含硅。在此种实施例中，逸气结构902可被称为硅系逸气结构。逸气结构902可基本上由硅组成。在另一些实施例中，逸气结构902可为硅系半导体。逸气结构902可为非晶态固体。在其他实施例中，逸气结构902可为晶态固体。逸气结构902可为单晶态固体。逸气结构902可为多晶态固体。由于逸气结构902是硅系半导体，因此逸气结构902相对于其他材料可具有改善的逸气性质(例如，与金属系逸气结构相比，硅系半导体逸气结构可使所述一种或多种逸气物质302的逸气更有效)。[0068]在一些实施例中，逸气结构902与所述多个防粘连结构132a到132c可具有相同的化学组合物。由于逸气结构902与所述多个防粘连结构132a到132c可具有相同的化学组合物，因此可降低制作mems装置100的成本(例如，减少光刻/沉积工艺的次数)。在其他实施例中，逸气结构902具有与所述多个防粘连结构132a到132c不同的化学组合物。在另一些实施例中，逸气结构902与所述多个防粘连结构132a到132c具有相同的晶态结构。在其他实施例中，逸气结构902与所述多个防粘连结构132a到132c可具有不同的晶态结构。在又一些实施例中，逸气结构902可设置在第一感测电极128的第二侧上，第一感测电极128的第二侧与第一感测电极128的第一侧相对。在其他实施例中，逸气结构902可设置在第一感测电极128的第一侧上。[0069]图10示出图1所示mems装置100的一些其他实施例的剖视图。[0070]如图10中所示，在一些实施例中，逸气结构902及所述多个防粘连结构132a到132c包含所述一种或多种逸气物质302。举例来说，第一防粘连结构132a、第二防粘连结构132b、第三防粘连结构132c及逸气结构902可包含所述一种或多种逸气物质302。在一些实施例中，逸气结构902与所述多个防粘连结构132a到132c可包含相同的一种或多种逸气物质302和/或所述一种或多种逸气物质302的相同浓度。在其他实施例中，逸气结构902可包含所述一种或多种逸气物质302的第三集合(或浓度)且所述多个防粘连结构132a到132c中的每一者可包含所述一种或多种逸气物质302的第四集合(或浓度)，第四集合(或浓度)与第三集合(或浓度)不同。[0071]在一些实施例中，逸气结构902的上表面可设置为低于ild结构108的上表面。在另一些实施例中，逸气结构902可不电耦合到内连结构110。在此种实施例中，ild结构108可接触逸气结构902的整个底表面。[0072]图11a到图11e示出图1所示防粘连结构132的一些实施例的各种布局图。[0073]如图11a中所示，防粘连结构132可具有方形布局。如图11b中所示，防粘连结构132可具有圆形布局。如图11c中所示，防粘连结构132可具有矩形布局。如图11d中所示，防粘连结构132可具有大致环形布局(例如，方形环、圆形环、矩形环等)。如图11e中所示，防粘连结构132可具有c形布局。尽管图11a到图11e示出具有各种几何形状布局的防粘连结构132，然而应理解，防粘连结构132可具有其他几何形状布局。[0074]在一些实施例中，防粘连结构132可具有介于约0.1微米(micrometer，μm)与约10μm之间的高度(例如，最上表面与最底表面之间的高度)。在另一些实施例中，防粘连结构132可具有介于约1μm与约100μm之间的宽度。在另一些实施例中，防粘连结构132可具有介于约1μm与约100μm之间的长度。在又一些实施例中，防粘连结构132可设置在具有介于约1μm与约100μm之间的长度及介于约1μm与约100μm之间的宽度的面积内。应理解，以上高度范围、宽度范围、长度范围及面积范围是非限制性实例，且取决于mems装置100和/或mems装置100的应用的大小，防粘连结构132的高度、防粘连结构132的宽度、防粘连结构132的长度和/或防粘连结构132设置的面积可在以上范围之外(例如，小于或大于以上范围)。[0075]图12a到图12c示出图1所示mems装置100的各种简化布局图。图12a到图12c是“简化的”是由于：未示出第三半导体衬底120、未示出第二结合结构122、未示出第二半导体衬底112、未示出第一结合结构114、未示出内连结构110、未示出第一感测电极128、空腔124的周界由第一虚线示出且可移动体126的周界由第二虚线示出。[0076]如图12a中所示，在一些实施例中，mems装置100可仅包括单个防粘连结构132。在另一些实施例中，防粘连结构132的布局可在垂直方向上与可移动体126的周界对齐。举例来说，防粘连结构132可设置在ild结构108上，使得可移动体126的边缘设置在防粘连结构132的内侧壁与外侧壁之间。在其他实施例中，防粘连结构132可设置在可移动体126的周界内部或可移动体126的周界外部。[0077]如图12b中所示，在一些实施例中，mems装置100可包括所述多个防粘连结构132a到132c。在一些实施例中，所述多个防粘连结构132a到132c中的每一者可具有相同的几何形状布局(例如，矩形布局)。所述多个防粘连结构132a到132c可在垂直方向上与可移动体126的周界对齐。在其他实施例中，所述多个防粘连结构132a到132c可设置在可移动体126的周界内部或可移动体126的周界外部。在一些实施例中，所述多个防粘连结构132a到132c中的一些防粘连结构可在垂直方向上与可移动体126的周界对齐，且所述多个防粘连结构132a到132c中的一些其他防粘连结构可设置在可移动体126的周界内部和/或可移动体126的周界外部。举例来说，第一防粘连结构132a及第二防粘连结构132b可在垂直方向上与可移动体126的周界对齐，且第三防粘连结构132c可设置在可移动体126的周界内部(或可移动体126的周界外部)。[0078]如图12c中所示，所述多个防粘连结构132a到132c中的一些防粘连结构可具有与所述多个防粘连结构132a到132c中的一些其他防粘连结构不同的几何形状布局。举例来说，第一防粘连结构132a可具有第一几何形状布局(例如，圆形布局)，第二防粘连结构132b可具有与第一几何形状布局不同的第二几何形状布局(例如，方形环布局)，且第三防粘连结构132c可具有与第一几何形状布局及第二几何形状布局不同的第三几何形状布局(例如，c形布局)。[0079]图13到图27示出用于形成图10所示mems装置100的一些实施例的一系列剖视图。[0080]如图13中所示，在第一半导体衬底102之上设置层间介电(ild)结构108。在ild结构108中设置内连结构110。此外，内连结构110包括多个上部导通孔130。另外，在第一半导体衬底102上/中设置一个或多个半导体装置104。[0081]在一些实施例中，形成图13中所示的结构的方法包括通过在第一半导体衬底102中形成源极/漏极区对(例如，通过离子注入形成)来形成所述一个或多个半导体装置104。之后，在第一半导体衬底102之上及所述源极/漏极区对之间形成栅极介电质及栅极电极(例如，通过沉积/生长工艺及蚀刻工艺形成)。接着在所述一个或多个半导体装置104之上形成第一ild层，且在第一ild层中形成接触开口。在第一ild层上及接触开口中形成导电材料(例如，w)。之后，向导电材料中执行平坦化工艺(例如，化学机械抛光(chemical-mechanical polishing，cmp))以在第一ild层中形成导电接触件(例如，金属接触件)。[0082]接着在第一ild层及导电接触件之上形成第二ild层，且在第二ild层中形成第一导电线沟槽。在第二ild层上及第一导电线沟槽中形成导电材料(例如，cu)。之后，向导电材料中执行平坦化工艺(例如，cmp)以在第二ild层中形成导电线(例如，金属线)。接着在第二ild层及导电线之上形成第三ild层，且在第三ild层中形成导通孔开口。在第三ild层上及导通孔开口中形成导电材料(例如，cu)。之后，向导电材料中执行平面化工艺(例如，cmp)以在第三ild层中形成导通孔(例如，金属通孔)。可重复进行以上用于形成导电线及导通孔的工艺任意次数以形成内连结构110。在一些实施例中，形成所述多个上部导通孔130(例如，通过以上用于形成导通孔的工艺形成)便完成了内连结构110的形成。在其他实施例中，形成上部导电线(例如，顶部金属)便完成了内连结构110的形成。在另一些实施例中，可利用例如以下沉积或生长工艺形成以上层和/或结构：化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、热氧化(thermal oxidation)、溅镀(sputtering)、电化学镀覆(electrochemical plating)、无电镀覆(electroless plating)、一些其他沉积或生长工艺或上述的组合。[0083]如图14中所示，在ild结构108中形成第一开口1402。在一些实施例中，形成第一开口1402的工艺包括在ild结构108及上部导通孔130上形成图案化掩蔽层(未示出)(例如，负性/正性光刻胶)(例如，通过沉积工艺及光刻工艺形成)。之后，将ild结构108暴露到蚀刻剂(例如，湿式/干式蚀刻剂)，以移除ild结构108的未被掩蔽的部分，从而形成第一开口1402。[0084]如图15中所示，在ild结构108上、所述多个上部导通孔130上及第一开口1402(参见例如图14)中形成逸气层1502。逸气层1502包含一种或多种逸气物质302。逸气物质可为例如氩(ar)、氢(h)、氮(n)、一些其他逸气物质或上述的组合。在另一些实施例中，逸气层1502包含半导体材料。逸气层1502可包含硅。在此种实施例中，逸气层1502可被称为硅系逸气层。逸气层1502可基本上由硅组成。在又一些实施例中，逸气层1502可为硅系半导体。逸气层1502可为非晶态固体。在其他实施例中，逸气层1502可为晶态固体。逸气层1502可为单晶态固体。逸气层1502可为多晶态固体。[0085]在一些实施例中，形成逸气层1502的工艺包括在ild结构108上、所述多个上部导通孔130上及第一开口1402中沉积逸气层1502。可通过例如以下工艺沉积逸气层1502：溅镀、cvd、pvd、ald、一些其他沉积工艺或上述的组合。在另一些实施例中，在形成逸气层1502期间(或形成逸气层1502之后)，在逸气层1502中形成所述一种或多种逸气物质302。举例来说，可在沉积逸气层1502期间将所述一种或多种逸气物质302泵送到处理室中，从而形成其中具有所述一种或多种逸气物质302的逸气层1502。[0086]如图16中所示，在ild结构108中形成逸气结构902。在一些实施例中，逸气结构902被形成为具有与ild结构108的上表面共面的上表面。在一些实施例中，形成逸气结构902的工艺包括对逸气层1502(参见例如图15)执行平坦化工艺1602(例如，cmp)，以移除逸气层1502的上部部分，从而形成逸气结构902。在又一些实施例中，可对逸气层1502及ild结构108执行平坦化工艺1602，以使逸气结构902的上表面与ild结构108的上表面共面。在一些实施例中，形成逸气结构902的工艺可被称为镶嵌形成(damascene formation)工艺。[0087]如图17中所示，在ild结构108之上形成第一感测电极128及下部结合环118。在一些实施例中，用于形成第一感测电极128及下部结合环118的工艺包括在ild结构108、逸气结构902及所述多个上部导通孔130上沉积导电层(未示出)。可通过例如以下工艺沉积导电层：cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆、供体晶片(donor wafer)结合沉积(例如，将单个晶体硅soi晶片结合到ild结构108)、一些其他沉积工艺或上述的组合。接着在导电层上形成图案化掩蔽层(未示出)。之后，将导电层暴露到蚀刻剂，以移除导电层的未被掩蔽的部分，从而形成第一感测电极128及下部结合环118。随后，在一些实施例中，剥除图案化掩蔽层。[0088]应理解，可利用多个导电层、多个图案化掩蔽层及多个蚀刻工艺(例如，将层暴露到蚀刻剂)来形成第一感测电极128及下部结合环118。举例来说，可在ild结构108、逸气结构902及所述多个上部导通孔130上沉积第一导电层(例如，si)。在一些实施例中，第一导电层可被形成为在第一层中具有所述一种或多种逸气物质302。接着在第一导电层上形成第一图案化掩蔽层。之后，将第一导电层暴露到第一蚀刻剂，以移除第一导电层的未被掩蔽的部分，从而形成第一感测电极128。随后，在一些实施例中，剥除第一图案化掩蔽层。[0089]接着在ild结构108、逸气结构902、所述多个上部导通孔130及第一感测电极128上沉积第二导电层(例如，tin)。接着在第二导电层上形成第二图案化掩蔽层。之后，将第二导电层暴露到第二蚀刻剂，以移除第二导电层的未被掩蔽的部分，从而形成下部结合环118。随后，在一些实施例中，剥除第二图案化遮蔽层。应理解，在一些实施例中，下部结合环118可形成在第一感测电极128之前。[0090]如图18中所示，在ild结构108中形成第二开口1802。在一些实施例中，形成第二开口1802的工艺包括在ild结构108、逸气结构902、第一感测电极128、下部结合环118及上部导通孔130上形成图案化掩蔽层(未示出)。之后，将ild结构108暴露到蚀刻剂，以移除ild结构108的未被掩蔽的部分及所述多个上部导通孔130的未被掩蔽的部分，从而形成第二开口1802。[0091]应理解，在一些实施例中，ild结构108可包括多个ild层，其中所述多个上部导通孔130中的一个或多个上部导通孔130设置在多个ild层中。举例来说，所述多个上部导通孔130中的第一上部导通孔可设置在第一ild层中。第一上部导通孔具有第一高度。可在第一ild层及第一上部导通孔上设置第二ild层。所述多个上部导通孔130中的第二上部导通孔可设置在第一ild层及第二ild层二者中。第二上部导通孔具有比第一高度大的第二高度。在另一些实施例中，第二开口1802可形成在第一上部导通孔之上及第二ild层中。[0092]如图19中所示，在ild结构108、第一感测电极128、下部结合环118、逸气结构902及所述多个上部导通孔130之上形成防粘连层1902。防粘连层1902包含半导体材料。防粘连层1902可包含硅。在此种实施例中，防粘连层1902可被称为硅系防粘连层。防粘连层1902可基本上由硅组成。在又一些实施例中，防粘连层1902可为硅系半导体。防粘连层1902可为非晶态固体。在其他实施例中，防粘连层1902可为晶态固体。防粘连层1902可为单晶态固体。防粘连层1902可为多晶态固体。[0093]在一些实施例中，防粘连层1902及第一感测电极128可为硅系半导体。在其他实施例中，防粘连层1902与第一感测电极128可具有不同的化学组合物(例如，分别具有si及tin)。在一些实施例中，防粘连层1902与第一感测电极128可具有相同的晶态结构。举例来说，防粘连层1902及第一感测电极128二者皆可为非晶态固体(例如，非晶硅)、晶态固体(例如，单晶硅、多晶硅等)、单晶态固体(例如，单晶硅)或多晶态固体(例如，多晶硅)。在其他实施例中，防粘连层1902与第一感测电极128可具有不同的晶态结构。举例来说，防粘连层1902可为晶态固体，而第一感测电极128可为非晶态固体，或反之亦然。[0094]在一些实施例中，防粘连层1902可包含一种或多种逸气物质302。第一感测电极128与防粘连层1902可包含相同的一种或多种逸气物质302和/或所述一种或多种逸气物质302的相同浓度。在其他实施例中，第一感测电极128可包含所述一种或多种逸气物质302的第一集合(或浓度)，且防粘连层1902可包含所述一种或多种逸气物质302的第二集合(或浓度)，第二集合(或浓度)与第一集合(或浓度)不同。[0095]在一些实施例中，形成防粘连层1902的工艺包括在ild结构108上、下部结合环118上、第一感测电极128上、逸气结构902上、所述多个上部导通孔130上沉积防粘连层1902，并对第二开口1802(参见例如图18)进行加衬(lining)。可通过例如以下工艺沉积防粘连层1902：cvd、pvd、ald、溅镀、供体晶片结合沉积、一些其他沉积工艺或上述的组合。在另一些实施例中，在形成防粘连层1902期间(或形成防粘连层1902之后)在防粘连层1902中形成所述一种或多种逸气物质302。举例来说，可在沉积防粘连层1902期间将所述一种或多种逸气物质302泵送到处理室中，从而形成其中具有所述一种或多种逸气物质302的防粘连层1902。[0096]如图20中所示，在ild结构108之上/中形成多个防粘连结构132a到132c。在一些实施例中，形成所述多个防粘连结构132a到132c的工艺包括在防粘连层1902(参见例如图19)上沉积图案化掩蔽层(未示出)。之后，对具有位于适当位置的图案化掩蔽层的防粘连层1902执行蚀刻工艺2002。蚀刻工艺2002包括将防粘连层1902暴露到蚀刻剂，以移除防粘连层1902的未被掩蔽的部分，从而形成所述多个防粘连结构132a到132c。随后，在一些实施例中，剥除图案化掩蔽层。在另一些实施例中，蚀刻工艺2002可移除逸气结构902的上部部分，使得逸气结构902的上表面设置为低于ild结构108的上表面。应理解，在一些实施例中，第一感测电极128与所述多个防粘连结构132a到132c可通过相同的工艺形成(例如，其中第一感测电极128及所述多个防粘连结构132a到132c皆是硅系半导体的实施例)。在又一些实施例中，形成所述多个防粘连结构132a到132c的工艺被称为布局图案化形成工艺。[0097]如图21中所示，在第三半导体衬底120中形成多个第三开口2102。在一些实施例中，形成所述多个第三开口2102的工艺包括在第三半导体衬底120上形成图案化掩蔽层(未示出)。之后，将第三半导体衬底120暴露到蚀刻剂，以移除第三半导体衬底120的未被掩蔽的部分，从而形成所述多个第三开口2102。随后，在一些实施例中，剥除图案化掩蔽层。[0098]如图22中所示，在第三半导体衬底120上形成第二结合结构122。在一些实施例中，形成第二结合结构的工艺包括在第三半导体衬底120上沉积或生长第一结合层(未示出)并对所述多个第三开口2102进行加衬。接着在第一结合层上形成图案化掩蔽层(未示出)。之后，将第一结合层暴露到蚀刻剂，以移除第一结合层的未被掩蔽的部分，从而形成第二结合结构122。随后，在一些实施例中，剥除图案化掩蔽层。在一些实施例中，可通过例如以下工艺沉积或生长第一结合层：cvd、pvd、ald、热氧化、溅镀、外延工艺(epitaxy process)、电化学镀覆、无电镀覆、一些其他沉积或生长工艺或上述的组合。在另一些实施例中，第一结合层可包含例如ge、sio2、cu、al、au、sn、ti、一些其他结合材料或上述的组合。应理解，在一些实施例中，可在形成所述多个第三开口2102之前形成第二结合结构122。[0099]如图23中所示，将第二半导体衬底112结合到第三半导体衬底120。在一些实施例中，第二半导体衬底112通过第二结合结构122结合到第三半导体衬底120。在另一些实施例中，将第二半导体衬底112结合到第三半导体衬底120的工艺包括对第二半导体衬底112进行定位，以使第二半导体衬底112与第三半导体衬底120对齐且面向第二结合结构122。之后，将第二半导体衬底112结合到第二结合结构122(例如，通过直接结合工艺)，从而将第二半导体衬底112结合到第三半导体衬底120。应理解，在一些实施例中，可通过不同的结合工艺(例如，混合结合工艺(hybrid boning process)、共晶结合工艺等)将第二半导体衬底112结合到第三半导体衬底120。[0100]如图24中所示，在第二半导体衬底112中形成第四开口2402。第四开口2402会减小第二半导体衬底112的一部分的厚度。在一些实施例中，形成第四开口2402的工艺包括在第二半导体衬底112上形成图案化掩蔽层(未示出)。之后，将第二半导体衬底112暴露到蚀刻剂，以移除第二半导体衬底112的未被掩蔽的部分，从而形成第四开口2402。随后，在一些实施例中，剥除图案化掩蔽层。[0101]如图25中所示，在第二半导体衬底112上形成上部结合环116。在一些实施例中，上部结合环116被形成为在横向上环绕第四开口2402。在另一些实施例中，形成上部结合环116的工艺包括在第二半导体衬底112上沉积或生长第二结合层(未示出)并对第四开口2402进行加衬。接着在第二结合层上形成图案化掩蔽层(未示出)。之后，将第二结合层暴露到蚀刻剂，以移除第二结合层的未被掩蔽的部分，从而形成上部结合环116。随后，在一些实施例中，剥除图案化掩蔽层。在另一些实施例中，可通过例如以下工艺沉积或生长第二结合层：cvd、pvd、ald、热氧化、溅镀、外延工艺、电化学镀覆、无电镀覆、一些其他沉积或生长工艺或上述的组合。在又一些实施例中，第二结合层可包含例如ge、cu、al、au、sn、一些其他结合材料或上述的组合。应理解，在一些实施例中，可在形成第四开口2402之前形成上部结合环116。[0102]如图26中所示，在第二半导体衬底112中形成可移动体126。在一些实施例中，形成可移动体126的工艺包括在第二半导体衬底112及上部结合环116上形成图案化掩蔽层(未示出)，并对第四开口2402(参见例如图24)进行加衬。之后，将第二半导体衬底112暴露到蚀刻剂以移除第二半导体衬底112的未被掩蔽的部分，从而形成可移动体126。随后，在一些实施例中，剥除图案化掩蔽层。[0103]如图27中所示，将第二半导体衬底112及第三半导体衬底120二者结合到第一半导体衬底102。在一些实施例中，第二半导体衬底112及第三半导体衬底120通过上部结合环116及下部结合环118结合到第一半导体衬底102。在另一些实施例中，将第二半导体衬底112及第三半导体衬底120结合到第一半导体衬底102的工艺包括对第二半导体衬底112及第三半导体衬底120进行定位，以使上部结合环116与下部结合环118对齐且面对下部结合环118。之后，将上部结合环116结合到下部结合环118(例如，通过共晶结合工艺)，从而将第二半导体衬底112及第三半导体衬底120结合到第一半导体衬底102。应理解，在一些实施例中，可通过不同的结合工艺(例如，混合结合工艺、共晶结合工艺等)将第二半导体衬底112与第三半导体衬底120结合到第一半导体衬底102。[0104]在一些实施例中，将上部结合环116结合到下部结合环118会形成在横向上环绕可移动体126的第一结合结构114。在另一些实施例中，将第二半导体衬底112及第三半导体衬底120结合到第一半导体衬底102会形成其中设置有可移动体126的空腔124。在另一些实施例中，在将第二半导体衬底112及第三半导体衬底120结合到第一半导体衬底102之后，将所述一种或多种逸气物质302逸气到空腔124中(例如，通过将mems装置100加热到逸气温度)。在又一些实施例中，在将第二半导体衬底112及第三半导体衬底120结合到第一半导体衬底102之后，便完成了mems装置100的形成。[0105]图28示出形成具有机械坚固的防粘连结构的微机电系统(mems)装置的方法的一些实施例的流程图。尽管本文中将图28所示流程图2800示出并阐述为一系列动作或事件，然而应理解，此类动作或事件的示出次序不应被解释为具有限制性意义。举例来说，一些动作可以不同的次序发生和/或与除本文中所示出和/或阐述的动作或事件以外的其他动作或事件同步地发生。此外，可能并非需要所有所示出的动作来实施本文中所作说明的一个或多个方面或实施例，且本文中所绘示动作中的一者或多者可以一个或多个单独的动作和/或阶段施行。[0106]在动作2802处，在层间介电(ild)结构上/中形成感测电极，其中ild结构设置在第一半导体衬底之上。图17示出与动作2802对应的一些实施例的剖视图。在一些实施例中，可在形成感测电极之前(或形成感测电极之后)在ild结构中形成逸气结构。图13到图16示出用于形成逸气结构的一些实施例的一系列剖视图。[0107]在动作2804处，在ild结构之上/中形成一个或多个防粘连结构，其中所述一个或多个防粘连结构是硅系半导体。图18到图20示出与动作2804对应的一些实施例的一系列剖视图。[0108]在动作2806处，将第二半导体衬底结合到第三半导体衬底。图21到图25示出与动作2806对应的一些实施例的一系列剖视图。[0109]在动作2808处，在第二半导体衬底中形成可移动体。图26示出与动作2808对应的一些实施例的剖视图。[0110]在动作2810处，将第二半导体衬底及第三半导体衬底二者结合到第一半导体衬底。图27示出与动作2810对应的一些实施例的剖视图。[0111]在一些实施例中，本公开提供一种微机电系统(mems)装置。所述mems装置包括设置在第一半导体衬底之上的介电结构，其中所述介电结构至少局部地界定空腔。在所述介电结构之上设置有第二半导体衬底。所述第二半导体衬底包括可移动体，其中所述可移动体的相对的侧壁设置在所述空腔的相对的侧壁之间。在所述可移动体与所述介电结构之间设置有防粘连结构，其中所述防粘连结构是第一硅系半导体。[0112]在一些实施例中，所述微机电系统装置还包括：内连结构，设置在所述介电结构中，其中所述防粘连结构电耦合到所述内连结构。在一些实施例中，所述防粘连结构的电阻率介于约0.5毫欧姆-厘米(mω·cm)与约100欧姆-厘米(ω·cm)之间。在一些实施例中，所述防粘连结构包含一种或多种逸气物质。在一些实施例中，所述微机电系统装置还包括：第一电极，设置在所述可移动体与所述介电结构之间，其中所述第一电极包含第一化学组合物且所述防粘连结构包含与所述第一化学组合物不同的第二化学组合物，且其中所述防粘连结构具有比所述第一电极的屈服应力大的屈服应力。在一些实施例中，所述微机电系统装置还包括：第二电极，设置在所述可移动体与所述介电结构之间，其中：所述第二电极设置在所述防粘连结构与所述介电结构之间；所述第二电极接触所述介电结构及所述防粘连结构二者；以及所述第二电极具有与所述第一化学组合物相同的第三化学组合物。在一些实施例中，所述微机电系统装置还包括：电极，设置在所述可移动体与所述介电结构之间，其中所述防粘连结构的最上表面设置为低于所述电极的最上表面。在一些实施例中，所述微机电系统装置还包括：电极，设置在所述可移动体与所述介电结构之间，其中所述防粘连结构的最上表面设置为高于所述电极的最上表面。在一些实施例中，所述微机电系统装置还包括：电极，设置在所述可移动体与所述介电结构之间，其中所述防粘连结构的最上表面与所述电极的最上表面共面。在一些实施例中，所述微机电系统装置还包括：电极，设置在所述可移动体与所述介电结构之间，其中所述电极是第二硅系半导体。在一些实施例中，所述电极及所述防粘连结构二者是非晶态固体。在一些实施例中，所述电极及所述防粘连结构二者是晶态固体。在一些实施例中，所述电极是晶态固体且所述防粘连结构是非晶态固体。在一些实施例中，所述电极是非晶态固体且所述防粘连结构是晶态固体。[0113]在一些实施例中，本公开提供一种微机电系统(mems)装置。所述mems装置包括设置在第一半导体衬底上的感测电路。在所述第一半导体衬底及所述感测电路之上设置有层间介电(ild)结构，其中所述ild结构至少局部地界定空腔。在所述ild结构中嵌置有内连结构，其中所述内连结构电耦合到所述感测电路。在所述ild结构之上设置有第二半导体衬底。所述第二半导体衬底包括可移动体，其中所述可移动体的相对的侧壁设置在所述空腔的相对的侧壁之间。在所述可移动体与所述ild结构之间设置有防粘连结构，其中所述防粘连结构是硅系半导体且电耦合到所述内连结构，且其中所述感测电路被配置成测量所述可移动体与所述防粘连结构之间的电容性耦合的变化。[0114]在一些实施例中，所述防粘连结构具有第一上表面及第二上表面，所述第一上表面设置为低于所述层间介电结构的最上表面，且所述第二上表面设置为高于所述层间介电结构的所述最上表面。在一些实施例中，所述微机电系统装置还包括：硅系逸气结构，设置在所述可移动体与所述层间介电结构之间，其中所述硅系逸气结构与所述防粘连结构间隔开。在一些实施例中，所述硅系逸气结构的最上表面与所述层间介电结构的最上表面共面，且其中所述防粘连结构的最上表面设置为高于所述硅系逸气结构的所述最上表面。在一些实施例中，所述防粘连结构包含一种或多种逸气物质。[0115]在一些实施例中，本公开提供一种形成微机电系统(mems)装置的方法。所述方法包括在层间介电(ild)结构之上形成感测电极，其中所述ild结构设置在第一半导体衬底之上。在所述ild结构之上形成防粘连结构，其中所述防粘连结构是硅系半导体。将第二半导体衬底结合到第三半导体衬底。在所述第二半导体衬底中形成可移动体。在将所述第二半导体衬底与所述第三半导体衬底结合在一起之后，将所述第二半导体衬底及所述第三半导体衬底结合到所述第一半导体衬底。[0116]以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。