制造凸块或柱的方法和半导体器件与流程

本发明的实施例涉及制造凸块或柱的方法和半导体器件。

背景技术：

最近已经开发了微电子机械系统(mems)器件。mems器件包括使用半导体技术制造的器件以形成机械和电子部件。mems器件实现在压力传感器、麦克风、致动器、镜像、加热器和/或打印机喷嘴中。虽然用于形成mems器件的现有器件和方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。

技术实现要素：

本发明的实施例提供了一种制造凸块或柱的方法，包括：在衬底上方形成凸块下导电层；在所述凸块下导电层上方形成具有第一开口和第二开口的第一光刻胶层；在所述第一开口和所述第二开口中形成第一导电层以形成第一低凸块和第二低凸块；去除所述第一光刻胶层；在所述第二低凸块上方形成具有第三开口的第二光刻胶层；在所述第三开口中的所述第二低凸块上形成第二导电层，以形成具有大于所述第一低凸块的高度的高凸块；以及去除所述第二光刻胶层。

本发明的另一实施例提供了一种制造凸块或柱的方法，包括：在衬底上方形成焊盘电极；在所述焊盘电极上方形成绝缘层；图案化所述绝缘层以部分地暴露所述焊盘电极；在所述绝缘层和暴露的所述焊盘电极上方形成凸块下导电层；在所述凸块下导电层上方形成具有第一开口和第二开口的第一光刻胶层；在所述第一开口和所述第二开口中形成第一导电层以形成第一低凸块和第二低凸块；去除所述第一光刻胶层；在所述第二低凸块上方形成具有第三开口的第二光刻胶层；在所述第三开口中的所述第二低凸块上形成第二导电层以形成具有大于所述第一低凸块的高度的高凸块；去除所述第二光刻胶层；形成具有第四开口的第三光刻胶层以暴露所述凸块下导电层的部分，所述第三光刻胶层覆盖所述第一低凸块和所述高凸块；在所述第四开口中的所述凸块下导电层的暴露部分上形成一个或多个导电层，以形成第三低凸块；去除所述第三光刻胶层；以及去除未由所述第一低凸块、所述第三低凸块和所述高凸块覆盖的所述凸块下导电层的部分。

本发明的又一实施例提供了一种半导体器件，包括：衬底；以及第一凸块结构，设置在所述衬底上方，其中：所述第一凸块结构包括具有第一高度的第一凸块，所述第一凸块设置在凸块下导电层上方并且由au或au合金制成，并且所述凸块下导电层包括由ti或ti合金制成的下部层和由au或au合金制成的上部层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1a和图1b示出了根据本发明的实施例的mems器件的示意性截面图。

图2示出了根据本发明的实施例的mems器件的使用。

图3a、图3b、图3c、图3d和图3e示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的示意性截面图。

图4a、图4b、图4c和图4d示出了根据本发明的实施例的用于mems器件的顺序制造操作的各个阶段的示意性截面图。

图5a、图5b和图5c示出了根据本发明的实施例的用于mems器件的顺序制造操作的各个阶段的示意性截面图。

图6a、图6b和图6c示出了根据本发明的实施例的用于mems器件的顺序制造操作的各个阶段的示意性截面图。

图7a示出了mems器件的平面图，并且图7b示出了根据本发明的实施例的焊盘结构器件的截面图。

图8a、图8b和图8c示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的截面图。

图9a、图9b和图9c示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的截面图。

图10a、图10b和图10c示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的截面图。

图11a和图11b示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的截面图。

图12示出了根据本发明的实施例的mems器件的截面图。

图13a、图13b和图13c示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的截面图。

图14a、图14b和图14c示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的截面图。

图15a和图15b示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的截面图。

图16a和图16b示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的截面图。

图17示出了根据本发明的实施例的mems器件的截面图。

图18a、图18b和图18c示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的截面图。

图19a、图19b和图19c示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的截面图。

图20a和图20b示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的截面图。

具体实施方式

应该理解，以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于器件的工艺条件和/或期望性质。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。另外，除非另有说明，术语“由...制成”可以是指“包括”或“由...组成”。在本发明中，a、b和c中的至少一个是指“a”、“b”、“c”、“a和b”、“a和c”、“b和c”或“a、b和c”，而不是指来自a的一个、来自b的一个和来自c的一个。关于一个实施例描述的材料、配置、尺寸和工艺可以应用于其他实施例，并且可以省略其详细描述。在本发明中，短语“相同材料”或“不同材料”可以是指其中的大多数元素相同或不同。

根据本发明的mems器件或半导体器件可以是电子束偏转器、电磁束偏转器、加速度计、陀螺仪、压力传感器、麦克风、rf谐振器、rf开关或超声波换能器中的任何一种。在一些实施例中，mems器件包括光束偏转器，通过该光束偏转器，通过嵌入在mems器件中的电子电路的操作来偏转一个或多个电子或极紫外(euv)光束。

图1a和图1b示出了根据本发明的实施例的mems器件的示意性截面图。

如图1a所示，mems器件10包括其中形成有电子电路25的电路衬底20以及具有凹槽35的支撑衬底30。在一些实施例中，绝缘层40(接合层)设置在电路衬底20和支撑衬底30之间。在一些实施例中，绝缘层40是氧化硅层、氮化硅层或任何其他金属氧化物或氮化物层中的一个或多个。在一些实施例中，穿过电路衬底20设置一个或多个贯通孔60。在一些实施例中，在平面图中，以n×m矩阵布置贯通孔60，其中n和m是2或更大并且等于或小于例如128的整数。电子电路25包括晶体管，该晶体管包括半导体场效应晶体管，诸如互补金属氧化物半导体(cmos)器件。在一些实施例中，电路衬底20包括由电子电路形成的电子电路25，诸如信号处理电路和/或放大器电路。在一些实施例中，电路衬底20由晶体硅或任何其他合适的半导体材料制成。

在一些实施例中，电路衬底20的厚度在约100μm至约500μm的范围内。在一些实施例中，支撑衬底30的厚度在约300μm至约1500μm的范围内。在一些实施例中，绝缘层40的厚度在约500nm至约5μm的范围内，并且在其他实施例中在约1μm至约2μm的范围内。在一些实施例中，mems器件的总厚度在约500μm至约2mm的范围内，并且在其他实施例中在约600μm至约1200μm的范围内。

在一些实施例中，在电路衬底20的前表面上方形成一个或多个钝化膜28。在一些实施例中，一个或多个钝化膜28包括氧化硅、氮化硅或有机膜。

在一些实施例中，如图1a所示，第一导电层50形成在电路衬底20的前表面上，并且第二导电层55形成在支撑衬底35的后表面上。在一些实施例中，第一导电层50也形成在贯通孔60和钝化膜28的内壁的至少部分上，并且第二导电层55也形成在贯通孔60的内壁的至少部分上。在一些实施例中，第一导电层50和/或第二导电层55包括au、ti、cu、ag和ni或它们的合金中的一层或多层。在一些实施例中，第一导电层50是形成在ti层上的金(au)层。在其他实施例中，第一导电层和/或第二导电层由彼此不同的材料制成的一层、两层、三层、四层或五层组成。例如，在一些实施例中，第一导电层50具有a/b/c/d/e、a/b/c/d、a/b/c、a/b或a(a/b是指b位于a上)，其中a、b、c、d和e的每个表示金属或金属材料。在其他实施例中，第一和/或第二导电层由两层、三层、四层或五层组成，其中相邻层由彼此不同的材料制成。在一些实施例中，第一导电层50的金属或金属层的每个具有在约2nm至约100nm的范围内的厚度。

在一些实施例中，如图1a所示，绝缘层40与第二导电层55接触并且与电路衬底20接触。在其他实施例中，绝缘层40保留在腔体35的底部处，并且第二导电层55不与电路衬底20接触。

在一些实施例中，凹槽35在平面图中具有矩形(例如，正方形)形状。在一些实施例中，电路衬底20和支撑衬底30中的至少一个由晶体硅制成。

在一些实施例中，贯通孔60的内侧壁由第一导电层50和第二导电层55完全覆盖。在一些实施例中，当使用溅射方法形成第一导电层和第二导电层时，导电层不均匀地形成在贯通孔60的内侧壁上。在一些实施例中，第一导电层和/或第二导电层具有锥形形状。在其他实施例中，第一导电层和/或第二导电层的厚度在贯通孔60内基本上是均匀的。在一些实施例中，第一导电层50部分地覆盖贯通孔60的内侧壁。在其他实施例中，第一导电层50完全覆盖贯通孔60的内侧壁。由于第二导电层55是从电路衬底20的后侧形成的，所以即使第一导电层50没有完全覆盖贯通孔60的内侧壁，贯通孔60的内侧壁也完全由导电材料覆盖。由于第一导电层和第二导电层彼此耦接并且完全覆盖通孔的内侧壁，因此当将mems器件用于电子束光刻时，第一导电层和第二导电层可以抑制电子充电问题。

在一些实施例中，第二导电层55覆盖mems器件10的部分外侧面，而第一导电层50没有设置在该外侧面上。在一些实施例中，从第二导电层55的底部到顶部的距离等于或小于从第一导电层50的顶部到第二导电层55的底部的mems器件的总厚度。在一些实施例中，从绝缘层40和电路衬底20之间的界面到第二导电层55的顶端的距离大于零。换句话说，第二导电层55完全覆盖绝缘层40的侧面。在一些实施例中，外侧面上的第二导电层55不与形成在钝化层28上的第一导电层50接触。在其他实施例中，外侧面上的第二导电层55与形成在钝化层28上的第一导电层50接触。第二导电层55在mems器件10的外侧面上的覆盖改善散热。

在一些实施例中，如图1a所示，mems器件10包括一个或多个金属柱90(或金属凸块)。在一些实施例中，金属柱90由金、金合金、银、银合金、铜、铜合金或任何其他合适的导电材料中的一种或多种制成。在一些实施例中，如图1b所示，金属柱90电耦接至电路25。如图1b所示，在电路衬底20中形成焊盘电极32，该焊盘电极32电连接至电子电路25。在一些实施例中，在焊盘电极32和金属柱90之间形成一个或多个下面的导电层50a和50b。在一些实施例中，金属柱90具有彼此不同的高度。在一些实施例中，如图1a所示，金属柱90包括一个或多个高柱90h和一个或多个低柱90l。在一些实施例中，高柱90h从第一导电层50的顶部开始的高度在约30μm至约100μm的范围内。在一些实施例中，低柱90l从第一导电层50的顶部开始的高度在约20μm至约50μm的范围内。在一些实施例中，柱90的宽度在约5μm至约10μm的范围内。

在一些实施例中，mems器件10包括第二金属柱95，该第二金属柱95包括在形成在mems器件10的外围处的第一导电层50上形成的一个或多个导电层。在一些实施例中，下面的导电层50a和50b用作第一导电层50。

图2示出了根据本发明的实施例的mems器件10的使用。在一些实施例中，mems器件10用于电子束或电磁波光刻。在一些实施例中，电子束(或euv射线)500从电路衬底20的前侧输入到mems器件10。形成在电路衬底20中的电子电路25控制施加至独立地形成在每个孔60的内壁上的导电层(例如，第一导电层50)的电压。通过调整施加至孔60中的导电层的电压，电子束500的部分穿过一个或多个孔60，而电子束500的部分不穿过孔60。穿过孔的电子束的部分被引导至晶圆或衬底，在晶圆或衬底上形成光刻胶层。在一些实施例中，晶圆是半导体晶圆。在一些实施例中，衬底用于光掩模，诸如透明衬底或反射衬底。通过控制电子电路，控制了通过电子束的孔的位置，因此可以在光刻胶图案上绘制期望的形状。

在一些实施例中，具有较大高度的柱90h用作去除多余电荷和过滤噪声的电极。在一些实施例中，具有较小高度的柱90l用于引导(偏转)电子束。在一些实施例中，第二金属柱95用作用于提供与一个或多个其他器件电连接的电极。

图3a至图7b示出根据本发明的实施例的用于mems器件的制造操作的各个阶段的示意性截面图。应该理解，可以在图3a至图7b所示的工艺之前、期间和之后提供附加操作，并且对于方法的附加实施例，替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。关于图1a至图1b和图2描述的材料、配置、尺寸和工艺可以适用于以下实施例，并且可以省略其详细描述。

如图3a所示，在形成具有电子电路的电路衬底20之后，形成一个或多个平坦电极100，并且在电路衬底上方形成一个或多个钝化层110。电极100电连接至形成在电路衬底20中的电子电路。在一些实施例中，电路衬底20包括晶体硅衬底。在一些实施例中，在一个或多个钝化层110中的电极100上方形成一个或多个开口。在一些实施例中，电极100由cu、al、au、ni、ag或其他合适的导电材料的一层或多层制成。钝化层110包括氮化硅、sion、氧化硅、氮化铝或有机材料。

然后，在除电极100之外的区域中形成用于硅通孔(tsv)的一个或多个孔120。tsv孔120对应于图1a的孔60。通过一种或多种光刻和蚀刻操作来形成tsv孔120。在一些实施例中，tsv孔120在平面图中以n×m矩阵布置(参见图7a)，其中n和m是2或更大且等于或小于例如128的整数。在一些实施例中，从钝化层110的顶部开始，tsv的深度在约20μm至约100μm的范围内。在一些实施例中，确定深度，使得在随后执行电路衬底的后侧的减薄工艺之后，tsv孔120的底部暴露。在一些实施例中，tsv孔120在平面图中的形状是圆形或矩形(例如，正方形)。在一些实施例中，tsv孔120是锥形的，具有比底部更大的开口。在一些实施例中，在开口处的tsv孔120的直径(或侧面的长度)在从约100nm到约10000nm的范围内。

然后，在电极100、钝化层110上方和tsv孔120内部形成第一导电层130。然后，如图3b所示，形成填充层140以填充tsv孔120。第一导电层130具有与图1a和图1b所示的第一导电层50相同或相似的功能。在一些实施例中，第一导电层130包括au、ti、cu、ag和ni的一层或多层。在某些实施例中，在ti层上方形成的金层用作第一导电层130。在一些实施例中，ti层的厚度在约50nm至约200nm的范围内，并且在其他实施例中，在约80nm至约120nm的范围内。在一些实施例中，金(au)层的厚度在约10nm至约400nm的范围内，并且在其他实施例中在约150nm至约250nm的范围内。在一些实施例中，填充层140包括氧化硅或任何其他合适的绝缘材料。在一些实施例中，如图3b所示，在第一导电层130上方形成填充材料的毯式层，然后执行平坦化操作，诸如化学机械抛光工艺或回蚀刻工艺，以仅将填充材料保留在tsv孔120内部。在其他实施例中，填充材料还保留在电极100上方的凹形部分中。

接下来，如图3c所示，图案化导电层130以在tsv孔120附近的钝化层110上方形成一个或多个开口，以部分地暴露钝化层。然后，形成绝缘层并且图案化绝缘层以形成岛状绝缘图案150以覆盖开口。在一些实施例中，绝缘图案150包括氮化硅。

此外，如图3d所示，在其上形成有导电层130和图案150的电路衬底20的前表面上方形成第一载体接合层160，然后附接第一载体衬底165。在一些实施例中，第一载体衬底165是玻璃衬底、陶瓷衬底、半导体衬底或树脂衬底。在一些实施例中，第一载体接合层160包括有机材料、氧化硅或任何其他合适的材料。

然后，通过研磨或抛光(例如，cmp)操作来减薄电路衬底20的后侧。在一些实施例中，在减薄之后，电路衬底20的剩余厚度在约20μm至约100μm的范围内，并且在其他实施例中，剩余厚度在约40μm至约60μm的范围内。如图3d所示，暴露填充在tsv孔120中的填充层140的底部。在其他实施例中，在减薄操作之后，第一载体衬底165附接至电路衬底20的前表面。

此外，如图3e所示，在电路衬底20的减薄的后表面上形成接合层170。接合层170具有与图1a所示的接合层40相同或相似的功能。在一些实施例中，接合层170包括通过例如cvd工艺形成的氧化硅。

然后，如图4a所示，准备支撑衬底30，并且通过接合层170将支撑衬底30接合至电路衬底20(氧化物熔融接合)。在一些实施例中，支撑衬底30由晶体硅制成。如图4b所示，在氧化物熔融接合之后，去除第一载体衬底165和第一载体接合层160。当第一载体接合层160由有机材料制成时，通过湿处理去除第一载体衬底165和第一载体接合层160。如图4a所示，接合层170连接至tsv孔120中的填充层140。在一些实施例中，接合层170和填充层140由相同的材料制成。

在其他实施例中，在支撑衬底30上或在支撑衬底30和电路衬底20两者上形成接合层170。在一些实施例中，不具有接合层的支撑衬底30的厚度在200μm至约1.8mm的范围内，并且在其他实施例中在约500μm至约750μm的范围内。

接下来，如图4c所示，形成第一硬掩模层180，然后在电路衬底20的前表面上方形成第二硬掩模层190。在一些实施例中，第一硬掩模层180包括氧化硅，并且第二硬掩模层190包括多晶硅或非晶硅。在一些实施例中，通过cvd工艺形成氧化硅硬掩模层180，然后执行诸如cmp操作的平坦化操作。类似地，在一些实施例中，通过化学气相沉积(cvd)形成多晶硅硬掩模层190，然后可选地执行cmp操作。在一些实施例中，多晶硅硬掩模层190的厚度在约30μm至约70μm的范围内。

然后，如图4d所示，通过使用一个或多个光刻和蚀刻操作，图案化第二硬掩模层190和第一硬掩模层180，以在电极100上方形成一个或多个开口200。在一些实施例中，开口200的尺寸大于在电极100上方的钝化层110中形成的开口的尺寸。此外，在一些实施例中，如图4d所示，绝缘图案150在开口200中部分地暴露。

接下来，如图5a所示，在开口200中形成一个或多个导电层210(柱90)。在一些实施例中，导电层包括通过镀操作(电镀或化学镀)形成的金或金合金(例如，aucu和auni)。在一些实施例中，镀的导电层210的厚度在约20μm至约50μm的范围内。在一些实施例中，如图5a所示，镀的导电层210的厚度(高度)小于第二硬掩模层190的顶部。

此外，如图5b所示，由掩模图案220覆盖一个或多个电极100上方的镀的导电层210的部分。在一些实施例中，掩模图案220包括光刻胶图案。然后，在镀的导电层210上方形成附加导电层215(柱90h)。在一些实施例中，通过镀操作(电镀或化学镀)形成附加导电层215。在一些实施例中，附加导电层215由与镀的导电层210相同的材料制成，并且包括金或金合金(例如，aucu，auni)。在其他实施例中，附加导电层215由与镀的导电层210不同的材料制成。然后，如图5c所示，去除光刻胶图案220。

在一些实施例中，附加导电层215的厚度在约10μm至约30μm的范围内。在一些实施例中，如图5c所示，镀的导电层210和附加导电层215的总厚度(高度)小于第二硬掩模层190的顶部。镀的导电层210对应于图1a中所示的低柱90l，并且层210和215的组合对应于图1a的高柱90h。

然后，如图6a所示，在电路衬底20的前侧上方形成第二载体接合层305，然后第二载体衬底300经由第二载体接合层305附接至电路衬底20的前侧。在一些实施例中，第二载体衬底300是玻璃衬底、陶瓷衬底、半导体衬底或树脂衬底。在一些实施例中，第二载体接合层305包括有机材料、氧化硅或任何其他合适的材料。

然后，垂直翻转整个衬底，然后图案化支撑衬底30的后侧以形成凹槽35。在一些实施例中，使用掩模图案310，通过一个或多个光刻和蚀刻操作形成凹槽35。在一些实施例中，掩模图案310由光刻胶制成。

在一些实施例中，蚀刻操作包括等离子体干蚀刻或湿蚀刻。在一些实施例中，接合层170用作用于形成凹槽35的蚀刻停止层。当使用等离子体干蚀刻工艺来形成凹槽35时，等离子体蚀刻基本上在接合层170处停止，因此可以防止对形成在电路衬底20中的电子电路的等离子体损坏。

在一些实施例中，在凹槽蚀刻在接合层170处停止之后，通过一个或多个干蚀刻或湿蚀刻操作进一步蚀刻接合层170。在一些实施例中，接合层的蚀刻相对于电路衬底20(例如，si)具有高选择性。例如，接合层的蚀刻速率是电路衬底20的蚀刻速率的10倍或更多倍。在一些实施例中，当接合层170由氧化硅制成时，执行使用hf或缓冲hf的湿蚀刻工艺。以抑制对形成在电路衬底20中的电子电路的损坏。当去除接合层170时，当填充层140由与接合层170相同的材料(例如，氧化硅)制成时，也去除tsv孔120中的填充层140。当填充层140由与接合层170不同的材料(例如，氮化硅)制成时，执行诸如湿蚀刻操作的附加蚀刻操作以去除填充层140。

如图6b所示，在从tsv孔120中去除填充层140之后，在凹槽35内部形成第二导电层320。

在一些实施例中，如图6b所示，第二导电层320形成为与形成在每个tsv孔120的内壁上的第一导电层130接触。在一些实施例中，第二导电层320也形成在tsv孔120的内壁上，其中已经形成了第一导电层130。在一些实施例中，第二导电层320由与第一导电层130相同或不同的材料制成，并且包括au、ti、cu、ag和ni中的一个或多个层。在某些实施例中，形成在ti层上方的金层用作第二导电层320。在一些实施例中，ti层的厚度在约50nm至约200nm的范围内，并且在其他实施例中在约80nm至约120nm的范围内。在一些实施例中，金(au)层的厚度在约10nm至约400nm的范围内，并且在其他实施例中在约150nm至约250nm的范围内。

在一些实施例中，在si晶圆上形成多个mems器件，并且通过在划线处锯切(切割操作)将晶圆切割成单独的mems器件(芯片)。在一些实施例中，如图6b所示，切割操作并未完全切割第二载体接合层305。通过去除第二载体接合层305并且因此去除第二载体衬底300，释放单独的mems器件。在一些实施例中，在形成第二导电层320之前执行切割操作，并且还在mems器件的侧面处形成第二导电层320。

在一些实施例中，如图6c所示，在去除第二载体衬底300和第二载体接合层305之后，将单独的mems器件附接至框架400上。如图6c所示，通过去除第二载体衬底300和第二载体接合层305，tsv孔120暴露，使得电子束或光线可以穿过。

图7a示出了mems器件的平面图，并且图7b示出了外围区域pr处的接合焊盘结构的截面图。如图7a的平面图所示，mems器件具有中心区域cr和围绕中心区域的外围区域pr。tsv孔120和导电层210/220设置在中心区域cr中。在外围区域pr中，形成一个或多个凸块下焊盘电极250，以将形成在电路衬底20中的电子电路连接至mems器件外部的一个或多个电路。在一些实施例中，外围区域pr在平面图中不与凹槽35重叠。在其他实施例中，外围区域pr在平面图中与凹槽35部分地重叠。

然后，如图7a和图7b所示，在电路衬底20的前侧上形成凸块下焊盘电极250。在一些实施例中，凸块下焊盘电极250在外围区域pr中以矩阵布置。在一些实施例中，球凸块260设置在每个凸块下焊盘电极250上。在一些实施例中，在如图6a所示的凹槽蚀刻之前形成凸块下焊盘电极250。在一些实施例中，在经由如图4a和图4b所示的氧化物熔融接合将支撑衬底30附接至电路衬底20之后，形成凸块下焊盘电极250。

在一些实施例中，凸块下焊盘电极250形成在金属焊盘225上，该金属焊盘225嵌入层间介电层230中并且由电子电路的最上层金属层(例如，第8至第12金属层)形成。在一些实施例中，金属焊盘225包括一层或多层导电材料。在一些实施例中，金属垫225包括cu或cu合金。

此外，如图7b所示，凸块下焊盘电极250包括多层导电材料。在一些实施例中，凸块下焊盘电极250包括第一金属层252、第二金属层254、第三金属层256和第四金属层258。在一些实施例中，第一金属层是tiw层，第二金属层是cu层，第三金属层是ni层，并且第四金属层是sn层。

在一些实施例中，tiw层252的厚度在约50nm至约1000nm的范围内，并且在其他实施例中在约100nm至约500nm的范围内。在一些实施例中，cu层254的厚度在约10nm至约2000nm的范围内，并且在其他实施例中在约500nm至约1000nm的范围内。在一些实施例中，ni层256的厚度在约1000nm至约5000nm的范围内，并且在其他实施例中在约2500nm至约3500nm的范围内。在一些实施例中，sn层258的厚度在约500nm至约4000nm的范围内，并且在其他实施例中在约1500nm至约2500nm的范围内。通过cvd、包括溅射的物理气相沉积(pvd)、镀或任何其他合适的膜形成方法以及光刻和蚀刻操作中的一种或多种来形成金属层。

在一些实施例中，电子电路的表面由一个或多个钝化层覆盖。在一些实施例中，钝化层包括第一钝化层242、第二钝化层244和第三钝化层246。如图7b所示，凸块下焊盘电极250形成在钝化层中形成的开口中。在一些实施例中，第一钝化层242是sic层，第二钝化层244是氧化硅层，并且第三钝化层246是氮化硅层。

图8a至图11b示出了根据本发明的实施例的mems器件的顺序制造操作的各个阶段的截面图。在一些实施例中，顺序制造操作用于根据图1a的mems器件10。应该理解，可以在图8a至图11b所示的工艺之前、期间和之后提供附加操作。对于该方法的附加实施例，替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。关于图1a至图7b描述的材料、配置、尺寸和工艺可以适用于以下实施例，并且可以省略其详细描述。

图8a所示的结构对应于图4c所示的结构。如图8a所示，在诸如钝化层的绝缘层110中形成焊盘电极100。焊盘电极100的上表面的部分从绝缘层110暴露，并且在暴露的焊盘电极100和绝缘层110的上表面上方形成一个或多个凸块下导电层(对应于第一导电层50)。在一些实施例中，类似于图4c，在焊盘电极之间形成tsv孔。

在一些实施例中，凸块下导电层包括下部导电层50a，诸如ti或ti合金(例如，tin)层，以及上部导电层50b，诸如金或金合金(例如aucu、auni)层。在一些实施例中，第一导电层50的金属或金属层的每个的厚度在约2nm至约100nm的范围内。在一些实施例中，ti层与au层的厚度比ti∶au在约1：1.5至约1：6的范围内，并且在其他实施例中在约1：2至约1：4的范围内。在一些实施例中，ti/au凸块下导电层的总厚度比常规的ti/cu凸块下导电层的总厚度小约50％。

在一些实施例中，下部导电层50和上部导电层50通过cvd、包括溅射的pvd、ald、镀或任何其他合适的膜沉积方法形成。

然后，如图8b所示，在凸块下导电层上方形成包括位于焊盘电极100上方的开口405的第一光刻胶层400。

如图8c所示，在形成第一光刻胶层400之后，通过电镀或任何其他合适的金属膜形成方法，在开口405中形成第一导电层210。在一些实施例中，第一导电层210是金层或金合金层。在一些实施例中，第一导电层210的厚度在约20μm至约50μm的范围内。随后，如图9a所示，通过合适的光刻胶去除操作去除第一光刻胶层400。

接下来，如图9b所示，在凸块下导电层和一个或多个第一导电层210上方形成包括位于一个或多个焊盘电极100上方的开口415的第二光刻胶层410。如图9b所示，开口415暴露一个或多个第一导电层210。然后，如图9c所示，通过电镀或任何其他合适的金属膜形成方法，在开口415中的第一导电层210上形成第二导电层215。在一些实施例中，第一导电层210是金层或金合金层。在一些实施例中，第二导电层215的厚度在约10μm至约30μm的范围内。随后，如图10a所示，通过合适的光刻胶去除操作去除第二光刻胶层410，从而形成一个或多个高柱和一个或多个低柱。

此外，如图10b所示，在凸块下导电层以及高柱和低柱上方形成包括位于外围区域上方的开口425的第三光刻胶层420。然后，如图10c所示，通过电镀或任何其他合适的金属膜形成方法，在凸块下导电层的上部导电层50b上形成一个或多个第三导电层。在一些实施例中，第三导电层包括底层95a和顶层95b。在一些实施例中，底层95a是ni层或ni合金层，并且顶层95b是锡(sn)层或锡合金层。在一些实施例中，锡合金层包括锡焊料，诸如agsn、snagcu、pbsn和cusn。在一些实施例中，第三导电层95的金属或金属层的每个的厚度在从约100nm到约10μm的范围内。第三导电层95的总厚度小于高柱和低柱的厚度。

然后，如图11a所示，去除第三光刻胶层420。随后，如图11b所示，通过蚀刻(例如湿蚀刻)去除凸块下导电层50a、50b的暴露部分。在一些实施例中，使用对ti/au凸块下导电层具有选择性的适当蚀刻剂，通过湿蚀刻操作去除ti/au凸块下导电层。

通过使用金，可以避免柱(特别是低柱)的氧化。

图12示出了根据本发明的实施例的mems器件的截面图。在一些实施例中，一个或多个高柱92由与低柱90l不同的材料制成。在一些实施例中，低柱90l由金或金合金制成，而高柱92由铜或铜合金(例如，alcu)制成。

图13a至图16b示出了根据本发明的实施例的图12中所示的mems器件的顺序制造操作的各个阶段的截面图。应该理解，可以在图13a至图16b所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。关于图1a至图11b描述的材料、配置、尺寸和工艺可以适用于以下实施例，并且可以省略其详细描述。

在形成图8a所示的结构之后，通过使用一个或多个光刻和蚀刻操作，去除凸块下导电层的上部层50a的部分，然后通过使用一个或多个膜形成、光刻和蚀刻操作来形成第二上部导电层50c。在一些实施例中，第二上部导电层50c由铜或铜合金制成。在一些实施例中，第二上部导电层50c的厚度大于上部导电层50a的厚度。在一些实施例中，第二上部导电层的厚度在约5nm至约150nm的范围内。

然后，如图13b所示，在凸块下导电层上方形成第一光刻胶层402，该第一光刻胶层402包括位于由上部导电层50b覆盖的焊盘电极100上方的开口407。如图13c所示，在形成第一光刻胶层402之后，通过电镀或任何其他合适的金属膜形成方法在开口407中形成第一导电层210。在一些实施例中，第一导电层210是金层或金合金层。在一些实施例中，第一导电层210的厚度在约20μm至约50μm的范围内。随后，如图14a所示，通过合适的光刻胶去除操作去除第一光刻胶层402。

接下来，如图14b所示，在凸块下导电层和一个或多个第一导电层210上方形成第二光刻胶层412，该第二光刻胶层412包括位于由第二上部导电层50c覆盖的一个或多个焊盘电极100上方的开口。然后，如图14b所示，通过电镀或任何其他合适的金属膜形成方法，在开口中的第二上部导电层50c上形成导电层92。在一些实施例中，导电层92是铜层或铜合金层。在一些实施例中，导电层92的厚度在约30μm至100μm的范围内。随后，如图14c所示，通过合适的光刻胶去除操作去除第二光刻胶层412，从而形成一个或多个高柱92和一个或多个低柱210。

此外，如图15a所示，在凸块下导电层以及高柱和低柱上方形成包括位于外围区域上方的开口427的第三光刻胶层422。然后，如图15b所示，通过电镀或任何其他合适的金属膜形成方法，在凸块下导电层的上部导电层50b上形成一个或多个第三导电层。在一些实施例中，第三导电层包括底层95a和顶层95b。在一些实施例中，底层95a是ni层或ni合金层，并且顶层95b是锡(sn)层或锡合金层。在一些实施例中，锡合金层包括snag、snagcu、pbsn和/或cusn。在一些实施例中，第三导电层95的金属或金属层的每个的厚度在从约100nm到约10μm的范围内。第三导电层95的总厚度小于高柱和低柱的厚度。

然后，如图16a所示，去除第三光刻胶层422。随后，如图16b所示，通过一个或多个蚀刻操作，例如湿蚀刻，去除凸块下导电层50a、50b和50c的暴露部分。在一些实施例中，通过使用适当的蚀刻剂的湿蚀刻操作来去除ti/au凸块下导电层和/或cu层。

图17示出了根据本发明的实施例的mems器件的截面图。在一些实施例中，一个或多个低柱90l也代替第二金属柱95形成在外围区域上。在一些实施例中，所有柱均由金或金合金制成。

图18a至图20b示出了根据本发明的实施例的图17中所示的mems器件的顺序制造操作的各个阶段的截面图。应该理解，可以在图18a至图20b所示的工艺之前、期间和之后提供附加操作，并且对于该方法的其他实施例，替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。关于图1a至图16b描述的材料、配置、尺寸和工艺可以适用于以下实施例，并且可以省略其详细描述。

图18a与图8a相同。然后，如图18b所示，在凸块下导电层上方形成第一光刻胶层414，该第一光刻胶层414包括位于由上部导电层50b覆盖的焊盘电极100上方的开口408和位于外围区域上方的开口409。如图18c所示，在形成第一光刻胶层414之后，通过电镀或任何其他合适的金属膜形成方法，在开口407和409中形成第一导电层210。在一些实施例中，第一导电层210是金层或金合金层。在一些实施例中，第一导电层210的厚度在约20μm至约50μm的范围内。随后，如图19a所示，通过合适的光刻胶去除操作去除第一光刻胶层414。

接下来，如图19b所示，包括开口417的第二光刻胶层424形成在一个或多个焊盘电极100上方，在一个或多个焊盘电极100上方形成第一导电层210。然后，如图19c所示，通过电镀或任何其他合适的金属膜形成方法，在开口417中的第一导电层210上形成第二导电层215。在一些实施例中，第二导电层215是铜层或铜合金层。随后，如图20a所示，通过合适的光刻胶去除操作去除第二光刻胶层424，从而形成一个或多个高柱和低柱。

随后，如图20b所示，通过一个或多个蚀刻操作(例如，湿蚀刻)去除凸块下导电层50a、50b的暴露部分。在一些实施例中，使用适当的蚀刻剂通过湿蚀刻操作去除ti/au凸块下导电层。

根据本发明的实施例的半导体器件的mem器件包括位于au凸块下方的ti/au凸块下导电层，用于引导电子束(电子束)。ti/au凸块下导电层提供增大的电导率，并且au凸块具有更少的氧化问题。另外，au凸块比cu凸块具有更好的接合能力和剪切力。虽然关于mems器件解释了以上实施例，但是本文公开的技术可以适用于具有凸块或柱的任何器件。

如上所述，本文所述的各个实施例或示例提供了优于现有技术的若干优点。将理解的是，在本文中无需讨论所有优点，没有特定的优点是所有实施例或示例都需要的，并且其他实施例或示例可以提供不同的优点。

根据本发明的一个方面，在一种制造凸块或柱的方法中，在衬底上方形成凸块下导电层，在凸块下导电层上方形成具有第一开口和第二开口的第一光刻胶层，在第一开口和第二开口中形成第一导电层以形成第一低凸块和第二低凸块，去除第一光刻胶层，在第二低凸块上方形成具有第三开口的第二光刻胶层，在第三开口中的第二低凸块上形成第二导电层，以形成具有大于第一低凸块的高度的高凸块，以及去除第二光刻胶层。在前述和以下实施例中的一个或多个中，凸块下导电层包括由ti或ti合金制成的下部层和由au或au合金制成的上部层，并且第一导电层由au或au合金制成。在前述和以下实施例中的一个或多个中，第二导电层由au或au合金制成。在前述和以下实施例中的一个或多个中，下部层的厚度与上部层的厚度的比率在从1：2至1：4的范围内。在前述和以下实施例中的一个或多个中，在去除第二光刻胶层之后，去除未由第一低凸块和高凸块覆盖的凸块下导电层的部分。在前述和以下实施例中的一个或多个中，形成第三光刻胶层，第三光刻胶层具有第三开口以暴露凸块下导电层的部分。第三光刻胶层覆盖第一低凸块和高凸块。在凸块下导电层的暴露部分上形成一个或多个导电层，以形成第三低凸块，以及去除第三光刻胶层。在前述和以下实施例中的一个或多个中，一个或多个导电层包括下部层和上部层，两者均由与凸块下导电层、高凸块和第一低凸块不同的材料制成。在前述和以下实施例中的一个或多个中，下部层由ni或ni合金制成，并且上部层由sn合金制成。在前述和以下实施例中的一个或多个中，sn合金是选自由agsn、snagcu、pbsn和cusn组成的组中的至少一种。在前述和以下实施例中的一个或多个中，在去除第三光刻胶层之后，去除未由第一低凸块、第三低凸块和高凸块覆盖的凸块下导电层的部分。

根据本发明的另一方面，在一种制造凸块或柱的方法中，在衬底上方形成焊盘电极，在焊盘电极上方形成绝缘层，图案化绝缘层以部分地暴露焊盘电极，在绝缘层和暴露的焊盘电极上方形成凸块下导电层，形成第一光刻胶层，第一光刻胶层具有位于凸块下导电层上方的第一开口和第二开口，在第一开口和第二开口中形成第一导电层以形成第一低凸块和第二低凸块，去除第一光刻胶层，形成第二光刻胶层，第二光刻胶层具有位于第二低凸块上方的第三开口，在第三开口中的第二低凸块上形成第二导电层以形成具有大于第一低凸块的高度的高凸块，去除第二光刻胶层，形成第三光刻胶层，第三光刻胶层具有第四开口以暴露凸块下导电层的部分，其中第三光刻胶层覆盖第一低凸块和高凸块，在第四开口中的凸块下导电层的暴露部分上形成一个或多个导电层，以形成第三低凸块，去除第三光刻胶层，以及去除未由第一低凸块、第三低凸块和高凸块覆盖的凸块下导电层的部分。在前述和以下实施例中的一个或多个中，从凸块下导电层的顶部的第三低凸块的厚度小于从凸块下导电层的顶部的第一低凸块的厚度。在前述和以下实施例中的一个或多个中，从凸块下导电层的顶部的第一低凸块的厚度在从20μm至50μm的范围内。在前述和以下实施例中的一个或多个中，从凸块下导电层的顶部的高凸块的厚度在从30μm至100μm的范围内。在前述和以下实施例中的一个或多个中，凸块下导电层包括由ti或ti合金制成的下部层和由au或au合金制成的上部层，并且第一导电层和第二导电层为由au或au合金制成。在前述和以下实施例中的一个或多个中，第一导电层和第二导电层通过电镀形成。

根据本发明的另一方面，在一种制造凸块或柱的方法中，在衬底上方形成焊盘电极，在焊盘电极上方形成绝缘层，图案化绝缘层以部分地暴露焊盘电极，在绝缘层和暴露的焊盘电极上方形成凸块下导电层，形成第一光刻胶层，第一光刻胶层具有位于凸块下导电层上方的第一开口、第二开口和第三开口，在第一开口、第二开口和第三开口中形成第一导电层以形成第一低凸块、第二低凸块和第三低凸块，去除第一光刻胶层，形成第二光刻胶层，第二光刻胶层具有位于第二低凸块上方的第四开口，在第四开口中的第二低凸块上形成第二导电层，以形成具有大于第一低凸块的高度的高凸块，去除第二光刻胶层，以及去除未由第一低凸块、第三低凸块和高凸块覆盖的凸块下导电层的部分。在前述和以下实施例中的一个或多个中，凸块下导电层包括由ti或ti合金制成的下部层和由au或au合金制成的上部层。在前述和以下实施例中的一个或多个中，下部层的厚度与上部层的厚度的比率在从1：2至1：4的范围内。在前述和以下实施例中的一个或多个中，第一导电层和第二导电层由au或au合金制成。

根据本发明的另一方面，在一种制造半导体器件的方法中，在衬底上方形成ti/au凸块下导电层，在ti/au凸块下导电层上方形成第一光刻胶层，图案化第一光刻胶层以形成暴露衬底的多个开口，在多个开口中沉积au以形成多个au凸块，去除第一光刻胶层，在衬底和多个au凸块上方形成第二光刻胶层，图案化第二光刻胶层以形成暴露多个au凸块中的一个的开口，在暴露多个au凸块中的一个的开口中沉积au以增加au凸块的高度，去除第二光刻胶层，在衬底和多个au凸块上方形成第三光刻胶层，图案化第三光刻胶层以形成暴露ti/au凸块下导电层的开口，在暴露ti/au凸块下导电层的开口中形成不同的金属，以形成高度小于其他凸块的高度的凸块，以及去除第三光刻胶层。在前述和以下实施例中的一个或多个中，沉积不同的金属包括在ti/au凸块下导电层上方形成ni层以及在ni层上方形成snag层。在前述和以下实施例中的一个或多个中，去除ti/au凸块下导电层的暴露部分。

根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成ti层，在ti层上方选择性地形成au层和cu层，在au层、cu层和ti层上方形成第一光刻胶层，图案化第一光刻胶层以形成暴露au层的部分的开口，在au层的暴露部分上方形成au以形成au凸块，去除第一光刻胶层，在au层、cu层和ti层以及au凸块上方形成第二光刻胶层，图案化第二光刻胶层以形成暴露cu层的开口，在cu层上方沉积cu以形成cu凸块，去除第二光刻胶层，在衬底和au凸块和cu凸块上方形成第三光刻胶层，图案化第三光刻胶层以形成暴露au层的另一部分的开口，在暴露au层的另一部分的开口中形成不同的金属以形成不同金属的凸块，以及去除第三光刻胶层。在前述和以下实施例中的一个或多个中，沉积不同的金属包括在au层上方形成ni层和在ni层上方形成snag层。在前述和以下实施例中的一个或多个中，去除ti/au凸块下导电层的暴露部分。在前述和以下实施例中的一个或多个中，cu凸块具有大于au凸块的高度，并且au凸块具有大于不同金属的凸块的高度。

根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成ti/au凸块下导电层，在ti/au凸块下导电层上方形成第一光刻胶层，图案化第一光刻胶层以形成暴露衬底的多个开口，在多个开口中沉积au以形成多个au凸块，去除第一光刻胶层，在衬底和多个au凸块上方形成第二光刻胶层，图案化第二光刻胶层以形成暴露多个au凸块中的第一凸块的开口，在暴露多个au凸块中的一个的开口中沉积au，以增加第一au凸块的高度，去除第二光刻胶层，在衬底和多个au凸块上方形成第三光刻胶层，图案化第三光刻胶层以形成暴露第二au凸块的开口，在暴露第二au凸块的开口中沉积au以增长第二au凸块的高度，使得第二au凸块的高度大于第一au凸块的高度，以及去除第三光刻胶层。在前述和以下实施例中的一个或多个中，去除ti/au凸块下导电层的暴露部分。在前述和以下实施例中的一个或多个中，多个au凸块包括第三au凸块，该第三au凸块的高度小于第一au凸块的高度。在前述实施例和以下实施例中的一个或多个中，ti/au凸块下导电层包括设置在衬底上方的ti层和设置在ti层上方的au层。在前述和以下实施例中的一个或多个中，ti层与au层的厚度的比率(ti：au)在从1：2至1：4的范围内。

根据本发明的另一方面，一种半导体器件包括：衬底；以及设置在衬底上方的第一凸块结构。第一凸块结构包括第一凸块，该第一凸块具有第一高度，该第一凸块设置在凸块下导电层上方并且由au或au合金制成，并且凸块下导电层包括由ti或ti合金制成的下部层和由au或au合金制成的上部层。在前述和以下实施例中的一个或多个中，凸块下导电层设置在焊盘电极上方。在前述和以下实施例中的一个或多个中，凸块下导电层中的下部层的厚度与上部层的厚度的比率在从1：2至1：4的范围内。在前述和以下实施例中的一个或多个中，半导体器件还包括第二凸块结构。第二凸块结构包括具有第二高度的第二凸块，并且第二高度大于第一高度。在前述和以下实施例中的一个或多个中，半导体器件还包括第三凸块结构。第三凸块结构包括具有第三高度的第三凸块，并且第三高度等于或小于第一高度。在前述和以下实施例中的一个或多个中，第三凸块由与第一凸块和第二凸块不同的材料制成，并且第三高度小于第一高度。在前述和以下实施例中的一个或多个中，第三凸块包括设置在ni或ni合金层上方的锡合金层。在前述和以下实施例中的一个或多个中，第三凸块由与第一凸块和第二凸块相同的材料制成，并且第三高度等于第一高度。在前述和以下实施例中的一个或多个中，第二凸块由与第一凸块不同的材料制成。在前述和以下实施例中的一个或多个中，半导体器件还包括第三凸块结构。第三凸块结构包括具有第三高度的第三凸块，并且第三高度等于或小于第一高度。在前述和以下实施例中的一个或多个中，第三凸块由与第一凸块和第二凸块不同的材料制成，并且第三高度小于第一高度。在前述和以下实施例中的一个或多个中，第三凸块包括设置在ni或ni合金层上方的锡合金层。

根据本发明的另一方面，一种微电子机械系统(mems)器件包括：电路衬底，包括电子电路；支撑衬底，具有凹槽；接合层，设置在电路衬底和支撑衬底之间；贯通孔，穿过电路衬底至开口；多个焊盘电极，设置在电路衬底上方；以及多个凸块结构。多个凸块结构包括第一凸块结构，该第一凸块结构包括第一凸块，该第一凸块具有第一高度，该第一凸块设置在第一凸块下导电层(设置在焊盘电极中的一个上)上方并且由au或au合金制成，并且第一凸块下导电层包括由ti或ti合金制成的下部层和由au或au合金制成的上部层。在前述和以下实施例中的一个或多个中，下部层的厚度与上部层的厚度的比率在底层中在从1：2至1：4的范围内。在前述和以下实施例中的一个或多个中，多个凸块结构还包括第二凸块结构，第二凸块结构包括具有第二高度的第二凸块，第二凸块设置在第二凸块下导电层(设置在焊盘电极中的一个上)上方，并且第二高度大于第一高度。在前述和以下实施例中的一个或多个中，从第一凸块下导电层的顶部测量的第一高度在从30μm至100μm的范围内，并且从第二凸块下导电层的顶部测量的第二高度在从20μm至50μm的范围内。在前述和以下实施例中的一个或多个中，第一凸块由与第二凸块相同的材料制成，并且第一凸块下导电层具有与第二凸块下导电层相同的层配置。在前述和以下实施例中的一个或多个中，第一凸块由与第二凸块不同的材料制成，并且第一凸块下导电层具有与第二凸块下导电层不同的层配置。

根据本发明的另一方面，一种微电子机械系统(mems)器件包括：电路衬底，电路衬底包括电子电路；多个焊盘电极；钝化层，设置在电路衬底上方并且具有多个开口，多个焊盘电极中的相应的一个暴露于多个开口；支撑衬底，具有凹槽；贯通孔，穿过电路衬底至开口；以及多个凸块结构。多个凸块结构包括：第一凸块结构，该第一凸块结构包括第一凸块，该第一凸块具有第一高度，设置在第一凸块下导电层(设置在焊盘电极中的一个上)上方；第二凸块结构，包括第二凸块，该第二凸块具有大于第一高度的第二高度，设置在第二凸块下导电层(设置在焊盘电极中的一个上)上方；以及第三凸块结构，第三凸块结构包括第三凸块，第三凸块具有第三高度，设置在第三凸块下导电层(未设置在焊盘电极上方)上方。在前述和以下实施例中的一个或多个中，第一凸块、第二凸块和第三凸块由彼此不同的材料制成。

根据本发明的另一方面，一种半导体器件包括：衬底；以及设置在衬底上方的至少一个凸块结构。至少一个凸块结构包括：au凸块，该au凸块具有第一高度，设置在凸块下导电层上方，并且该凸块下导电层包括设置在ti层上方的au层。在前述和以下实施例中的一个或多个中，凸块下导电层设置在金属接合焊盘上方。在前述和以下实施例中的一个或多个中，凸块下导电层中的ti层的厚度与au层的厚度的比率(ti：au)在从1：2至1：4的范围内。在前述和以下实施例中的一个或多个中，至少一个凸块结构包括第二凸块结构，该第二凸块结构包括具有第二高度的第二au凸块，并且第二高度大于第一高度。在前述和以下实施例中的一个或多个中，至少一个凸块结构包括第三凸块结构，该第三凸块结构包括具有第三高度的第三凸块，并且第三高度小于第一高度。在前述和以下实施例中的一个或多个中，第三凸块由与第一凸块和第二凸块不同的材料制成。在前述和以下实施例中的一个或多个中，第三凸块由设置在ni层上方的snag制成。在前述和以下实施例中的一个或多个中，至少一个凸块结构包括第二凸块结构，该第二凸块结构包括由cu制成的第二凸块。在前述和以下实施例中的一个或多个中，第二凸块具有第二高度，并且第二高度大于第一高度。在前述和以下实施例中的一个或多个中，至少一个凸块结构包括第三凸块结构，该第三凸块结构包括具有第三高度的第三凸块，并且第三高度小于第一高度。在前述和以下实施例中的一个或多个中，第三凸块由与第一凸块和第二凸块不同的材料制成。在前述和以下实施例中的一个或多个中，第三凸块由设置在ni层上方的snag制成。

前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。