半导体结构及其形成方法与流程

1.本技术涉及集成电路技术领域，具体涉及一种半导体结构及其形成方法。背景技术：2.mems(micro electromechanical system，微机电装置)在近年来得到高速发展，其是对微米和/或纳米材料进行设计、加工、制造、测量和控制的技术，包括机械构件、光学系统、驱动部件和电控系统等构成单元，广泛应用于智能系统、消费电子、可穿戴设备、智能家居、系统生物技术的合成生物学与微流控技术等领域。mems器件主要分为四类，传感mems器件，生物mems器件，光学mems器件和射频mems器件。mems技术正发展成为一个巨大的产业，目前mems市场的主导产品为微致动器，压力传感器、加速度计、微陀螺仪、墨水喷嘴和硬盘驱动头等。3.mems器件往往包括多个半导体结构，这些半导体结构需要互连以协助实现相应mems器件的各类功能，传统的互连方案容易增加mems器件的工艺难度。技术实现要素：4.鉴于此，本技术提供一种半导体结构及其形成方法，以解决传统的互连方案容易增加mems器件工艺难度的问题。5.本技术提供一种半导体结构的形成方法，包括：6.提供基底，所述基底表面形成有导电区；7.在所述导电区上形成第一介质层，所述第一介质层至少暴露出所述导电区的部分表面；8.在所述第一介质层的表面形成第一导电层，且所述第一导电层保形覆盖所述第一介质层，还覆盖暴露的导电区表面；9.在所述基底上形成第二介质层，所述第二介质层覆盖所述基底和所述第一导电层除顶部表面的其他表面，且所述第二介质层表面与所述第一导电层的顶部表面齐平；10.在所述第二介质层上形成第二导电层，所述第二导电层至少覆盖所述第一导电层的部分顶部表面。11.可选地，在所述第一介质层的表面形成第一导电层的方法包括：12.沉积覆盖整个所述导电区和所述第一介质层的第一导电材料层，对所述第一导电材料层进行图形化，形成所述第一导电层。13.可选地，在所述基底上形成第二介质层的方法包括：14.沉积覆盖所述基底以及所述第一导电层的第二介质材料层，以所述第一导电层顶部表面为停止层，对所述第二介质材料层进行平坦化，得到与所述第一导电层齐平的第二介质层。15.可选地，在所述第二介质层上形成第二导电层的方法包括：16.沉积覆盖所述第一导电层顶部表面的第二导电材料层，对所述第二导电材料层进行图形化，形成各端分别向所述第一导电层各侧延伸的第二导电层。17.可选地，在所述导电区上形成第一介质层的方法包括：18.在所述导电区上形成介质块，刻蚀所述介质块，得到拐角为圆角且至少暴露出所述导电区的部分表面的所述第一介质层。19.可选地，所述形成方法还包括：20.在所述第二介质层上形成第三介质层，所述第三介质层覆盖所述第二介质层，且表面与所述第二导电层的表面齐平。21.可选地，所述在所述第二介质层上形成第三介质层的方法包括：22.沉积覆盖所述第二介质层的第三介质材料层，以所述第二导电层为停止层，对所述第三介质材料层进行平坦化，得到与所述第二导电层齐平的第三介质层。23.可选地，在所述基底上第二介质层之后，所述形成方法还包括：在所述第二介质层上形成第三介质层，所述第三介质层覆盖所述第二介质层；刻蚀所述第三介质层，形成开口，所述开口底部至少暴露出所述第一导电层的部分表面；24.所述在所述第二介质层上形成第二导电层的方法包括：在所述开口内形成所述第二导电层，所述第二导电层的表面与所述第三介质层的表面齐平。25.本技术还提供一种半导体结构，包括：26.基底，所述基底的表面设有导电区；27.位于所述导电区上方的第一介质层，所述第一介质层至少暴露出所述导电区的部分表面；28.保形覆盖所述第一介质层的第一导电层，所述第一导电层还覆盖暴露的导电区表面；29.位于所述基底上方的第二介质层，所述第二介质层覆盖所述基底和所述第一导电层除顶部表面的其他表面，且表面与所述第一导电层的顶部表面齐平；30.位于所述第二介质层上方的第二导电层，所述第二导电层至少覆盖所述第一导电层的部分顶部表面。31.可选地，所述半导体结构还包括：32.位于所述第二介质层上方的第三介质层，所述第三介质层覆盖所述第二介质层，且表面与所述第二导电层的表面齐平。33.上述半导体结构及其形成方法，在基底的导电区上形成第一介质层，在第一介质层的表面形成第一导电层，抬高第一导电层的互连位置，再形成第二介质层，对第二介质层和第一导电层的表面进行平坦化，保证后续结构形成前金属层与介质层平整，再在第二介质层上形成第二导电层，以抬高互连面，降低后续相关工艺难度，并在第二导电层的两侧形成第三介质层，使第二导电层和第三介质层齐平，进一步降低后续各项工艺难度；其中第二导电层的整个顶部表面作为后续互连面积，使互连面积得到增大，相应半导体结构的互连能力得到提升。附图说明34.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。35.图1为传统方案的互连结构示意图；36.图2为本技术一实施例中半导体结构的形成方法流程图；37.图3a、图3b、图3c、图3d和图3e分别为本技术一实施例中各步骤所得结构示意图；38.图4为传统方案的互连结构示意图；39.图5为本技术一实施例的半导体结构示意图；40.图6a和图6b分别为本技术一实施例中部分步骤所得结构示意图；41.图7为本技术一实施例的半导体结构示意图；42.图8a、图8b和图8c分别为本技术一实施例中半导体结构与其他对象的连接示意图；43.图9为本技术一实施例的微型致动器的结构示意图；44.图10是图9中位移模块的结构示意图。具体实施方式45.在传感mems器件或者光学mems器件中，例如微致动器中，半导体结构之间的互连通常采用金属互连等互连工艺，金属互连工艺这一类互连工艺是集成电路技术中的重要工艺，其工艺特征对所在集成电路后续的工艺过程，所得电路的性能等方面均存在重要影响。传统的互连工艺中，为了保证两层导电层之间的互连，通常需要设置尺寸较大的通孔，比如针对金属互连结构这一半导体结构，则需要在通过设置尺寸较大的通孔使第二层金属与第一层金属之间互连。上述尺寸较大的通孔在第二层导电层填充后会出现如图1所示的凹坑，如果采用该凹坑直接用于后续互连，凹坑的转折过多，影响后续形成的互连工艺的难度。如果将该凹坑填满，则该凹坑使后续互连等工艺需要采用特定材料对齐进行填平等额外处理，容易增加后续工艺过程中的复杂性和难度；同时由于凹坑内部被填满，仅有部分介质层表面的第二金属层才能作为互连，则用于互连的有效面积较小，影响后续其他互连的精度，进而加大了工艺难度。46.针对上述问题，本技术提供一种半导体结构及其形成方法，在基底的导电区上形成第一介质层，在第一介质层的表面形成第一导电层，抬高第一导电层的互连位置，再形成第二介质层，对第二介质层和第一导电层的表面进行平坦化，保证后续结构形成前金属层与介质层平整，再在第二介质层上形成第二导电层，以抬高互连面，降低后续互连等各类工艺难度，并在第二导电层的两侧形成第三介质层，使第二导电层和第三介质层齐平，进一步降低后续各项工艺的复杂性和工艺难度。47.下面结合附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而非全部实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。48.本技术在第一方面提供一种半导体结构的形成方法，参考图2所示，该形成方法包括：49.s110，如图3a所示，提供基底310，所述基底310表面形成有导电区311。50.参考图3a所示，上述基底可以包括衬底层311和衬底层顶部表面设置的导电区312，导电区312至少设有一个电连接端。在一些半导体结构中，上述衬底层311内部包括至少一个晶体管等电子元器件，各个电子元器件连接成对应的工作电路，该工作电路的外部引脚与导电区312的电连接端对应连接，这样该工作电路可以通过导电区312与外部电路和/或外部电源等外部连接对象连接。上述导电区312可以覆盖有为金属薄膜等导电层，以保证与外部的良好电接触。51.s120，如图3b所示，在所述导电区312上形成第一介质层321，所述第一介质层321至少暴露出所述导电区312的部分表面。52.上述步骤在导电区312上方形成第一介质层321，可以抬高相应互连部位。第一介质层321至少暴露出导电区312的部分表面，以使后续形成的第一导电层330与导电区312被暴露的该部分表面保持电接触，该部分表面的尺寸可以依据第一导电层与导电区312的接触需求和/或第一导电层的相关尺寸等因素设置。53.上述第一介质层321的厚度可以依据相应半导体结构的尺寸、后续第一导电层的尺寸需求和/或相关工艺需求等因素设置，其通常处于一个合理的厚度范围，比如为整个半导体结构的1/4至2/3这一厚度范围，能够防止第一介质层321的厚度过大导致半导体结构厚度大，不利于该半导体结构的后续集成，也不至于使第一介质层321的厚度过小，难以控制后续第二介质层的厚度，并导致后续表面进行化学机械研磨等平坦化工艺的难度增大；还可以为0.1微米至5微米，以在保证绝缘效果的基础上，充分抬高互连面(如后续第二导电层)，进一步提升互连能力；在一些半导体结构中，第一介质层321的厚度还可以设为其他厚度范围。54.具体地，该步骤可以通过各种沉积工艺在导电区312上方形成介质材料，再依据第一介质层321的形状和/或尺寸需求对该介质材料进行圆角处理、刻蚀和/或图形化处理，形成第一介质层321，以使第一介质层321暴露出导电区312的相应表面，具有降低后续工艺难度的形状或其他特征。上述导电区312可以呈矩形或者圆形等适于设置第一介质层321和后续第一导电层的形状，导电区312的各边长尺寸可以依据形状特征及需要提供的互连能力设置，通常需要使导电区312的面积大于某一面积阈值，以保证充足的导电接触面积。第一介质层321的底面形状和侧壁形状可以依据相关结构特征和工艺需求确定。在一个示例中，第一介质层321的底面形状可以与导电区312的形状相同或者相似，以便于控制第一介质层321底面边界与导电区312边界之间的距离参数等工艺参数，降低相应的工艺难度。55.具体地，处理上述介质材料的过程可以包括：对上述介质材料进行圆角处理，可以降低第一介质层321拐角特征为后续形成第一导电层带来的难度；将上述介质材料图形化处理成侧壁倾斜，横截面为正梯形，可以降低后续在第一介质层321表面沉积第一导电层的难度；和/或，刻蚀第一介质层321，使第一介质层321的两侧均暴露出导电区的表面，为第一导电层预留足够大的导电区接触面积，提升互连可靠性。56.在一个示例中，在所述导电区312上形成第一介质层321的方法具体包括：在所述导电区312上形成介质块，刻蚀所述介质块，得到顶部和侧壁连接处拐角为圆角且至少暴露出所述导电区的部分表面的所述第一介质层321，以降低第一介质层321拐角特征为后续形成第一导电层带来的难度，并为第一导电层预留所需的导电区接触面积，保证互连可靠性。57.在一个示例中，在所述导电区312上形成第一介质层321的方法也可以包括：在导电区312上形成介质块，按照导电区312的位置特征刻蚀介质块，得到两侧均暴露出导电区312表面的第一介质层321，以使第一介质层321两侧均存在导电区312表面与第一导电层330连通，提升连通稳定性。可选地，如图3b所示，第一介质层321两侧分别暴露的导电区312的表面面积相等，以提高相应互连结构的规整性，进一步提升互连能力。58.s130，如图3c所示，在所述第一介质层321的表面形成第一导电层330，且所述第一导电层330保形覆盖所述第一介质层321，还覆盖暴露的导电区312表面。59.上述第一导电层330可以包括金属层等导电性能良好的导电结构。形成第一导电层330的工艺可以包括沉积工艺等镀膜工艺。在一个示例中，可以采用化学气相淀积工艺、物理气相淀积工艺或者原子层淀积工艺等淀积工艺形成第一导电层330，以实现对第一导电层330形成过程的精确控制，从而保证所形成的第一导电层330覆盖第一介质层321的顶部表面、各个侧壁、以及暴露的导电区312表面。60.在一个示例中，在所述第一介质层321的表面形成第一导电层330的方法具体包括：沉积覆盖整个所述导电区312和所述第一介质层321的第一导电材料层，采用刻蚀工艺对所述第一导电材料层进行图形化，以去除超出导电区312的部分和/或第一导电层330侧壁过厚的部分导电材料，形成所述第一导电层330，使所得到的第一导电层330的表面平整，厚度能够便于进行后续各项工艺，相应的互连性能得到保障。上述刻蚀工艺所采用的各个参数可以依据第一导电材料层的导电性能、第一介质层321的尺寸和/或导电区312的尺寸等因素确定，比如第一导电层330顶部表面的形状可以与第一介质层321的顶部表面形状匹配，以降低沉积工艺的难度，尺寸大于第一介质层321的顶部表面，且小于导电区312的对应尺寸，以在保证互连性能的基础上，尽可能减小尺寸，从而减小相应半导体结构的尺寸，便于该半导体结构的后续集成；侧壁厚度可以依据暴露出的导电区表面尺寸设置，可以小于该导电区表面尺寸，减小占用空间；第一导电层330的底端还可以包括超出侧壁的延伸端，该延伸端覆盖整个导电区312，以有效利用导电区312的导电接触面积，使第一导电层330与导电区312充分接触，提升互连可靠性。61.s140，如图3d所示，在所述基底310上形成第二介质层322，所述第二介质层322覆盖所述基底310和所述第一导电层330除顶部表面的其他表面，且第二介质层322表面与所述第一导电层330的顶部表面齐平。62.上述第二介质层322包括第一导电层330一侧的第一介质体322a和第一导电层330另一侧的第二介质体322b，第一介质体322a覆盖位于第一导电层330一侧的表面，第二介质体322b覆盖位于第一导电层330另一侧的表面。具体地，上述步骤可以采用化学气相淀积工艺、物理气相淀积工艺或者原子层淀积工艺等淀积工艺形成第二介质层322，以实现对第二介质层322形成过程的精确控制，从而保证所形成的第二介质层322的精度。63.在一个示例中，在所述基底310上第二介质层322的方法具体包括：沉积覆盖所述基底310和所述第一导电层330的第二介质材料层，以第一导电层顶部表面为停止层，对第二介质材料层进行化学机械研磨等平坦化处理，以使第二介质层322和第一导电层330的表面平整，得到与第一导电层330齐平的第二介质层322。64.s150，如图3e所示，在所述第二介质层322上形成第二导电层340，所述第二导电层340至少覆盖所述第一导电层330的部分顶部表面。65.上述第二导电层340可以包括金属层等导电性能良好的导电结构，以通过该导电结构与其他互连结构等半导体结构进行互连。66.上述各个步骤能够形成无孔通孔互连这一半导体结构，该半导体结构预先抬高无接触孔设计工艺的互连部位，通过第二导电层340可以与其他半导体结构实现可靠互连，能够消除互连部位开口仿形出的金属凹坑，即不存在凹坑等增加后续工艺难度的特征，可以降低该半导体结构后续所需各项工艺的难度，提升该半导体结构的实用性。具体地，上述步骤可以采用化学气相淀积工艺、物理气相淀积工艺或者原子层淀积工艺等淀积工艺形成第二导电层340，以实现对第二导电层340形成过程的精确控制，从而保证所形成的第二导电层340的精度。在一些示例中，上述第二导电层340可以覆盖第一导电层330的整个顶部表面，以使两者之间充分接触，提高互连性能。67.参考图4所示，针对图1所示的互连结构，有些示例在凹坑内填充绝缘材质，这样只能在露出的翅膀金属部分(图示互连部分)进行后续互连，互连的有效面积小。针对这一问题，本技术的一个实施例中，在所述第二介质层322上形成第二导电层340的方法进一步包括：沉积覆盖所述第一导电层330顶部表面的第二导电材料层，对所述第二导电材料层进行图形化，形成各端分别向所述第一导电层330各侧延伸的第二导电层340。68.本实施例中，第二导电层340的各端沿第二介质层322的顶部表面向第一导电层330的各侧延伸，即第二导电层340覆盖第一导电层330的顶部表面，各端均超出该顶部表面，这样第二导电层340的整个顶部表面均能作为后续互连面积，互连面积得到增大，互连可靠性得到提升。具体地，上述第二导电层340两端可以沿第二介质层322的顶部表面向所述第一导电层330的两侧延伸至对齐导电区312的边界线，这样第二导电层340提供的互连面积与导电区312的面积相同，可以进一步保证相应半导体结构的互连可靠性。69.在一个实施例中，所述形成方法还可以包括：参考图5所示，在所述第二介质层322上形成第三介质层323，所述第三介质层323覆盖所述第二介质层322，且表面与所述第二导电层340的表面齐平。70.上述第三介质层323包括第二导电层340一侧的第三介质体323a和第二导电层340另一侧的第四介质体323b，第三介质体323a覆盖第二介质层322位于第二导电层340一侧的表面，第四介质体323b覆盖第二介质层322位于第二导电层340另一侧的表面。具体地，本实施例可以采用化学气相淀积工艺、物理气相淀积工艺或者原子层淀积工艺等淀积工艺形成第三介质层323，以实现对第三介质层323形成过程的精确控制，从而保证所形成的第三介质层323的精度。71.在一个示例中，在所述第二介质层322上形成第三介质层323的方法具体包括：沉积覆盖所述第二介质层322的第三介质材料层，以所述第二导电层340为停止层，对所述第三介质材料层进行化学机械研磨等平坦化处理，使第三介质层323和第二导电层340的表面平整，得到与第二导电层340齐平的第三介质层。72.在另一个实施例中，在所述基底上第二介质层之后，所述形成方法还包括：如图6a所示，在所述第二介质层322上形成第三介质层323，所述第三介质层323覆盖所述第二介质层323；刻蚀第三介质层323，形成开口，以及开口两侧的第三介质体323a和第四介质体323b，所述开口底部至少暴露出第一导电层330的部分表面，以让后续形成的第二导电层340接触该部分表面，使两者之间保持良好的电接触。这里刻蚀第三介质层323所形成的暴露区尺寸可以依据第二导电层340所提供的互连需求设置，暴露区尺寸越大，对应半导体结构中第二导电层340的表面面积越大，即互连面积越大，对应的互连可靠性越高。73.所述在所述第二介质层322上形成第二导电层340的方法具体包括：在所述开口内形成第二导电层340，所述第二导电层340的表面与所述第三介质层的表面齐平，以降低后续相应半导体结构所需的各项工艺难度。74.以上半导体结构的形成方法，在基底310的导电区312上方形成第一介质层321，以抬高导电区312这一互连位置，第一介质层321至少暴露出导电区312的部分表面，使在第一介质层321的表面形成第一导电层330，第一导电层330保形覆盖第一介质层321，还覆盖暴露的导电区表面；在基底310上形成第二介质层，与第一导电层330齐平，再在第二介质层322上形成第二导电层340，使第二导电层340至少覆盖第一导电层330的部分顶部表面，保证良好的互连性能，降低相应半导体结构后续各项工艺难度。此外还在第二导电层340的两侧形成第三介质层323，使第二导电层340和第三介质层323齐平，进一步相关工艺难度；其中第二导电层340的整个顶部表面作为后续互连面积，使互连面积得到增大，互连能力得到提升。75.本技术第二方面提供一种半导体结构，可以采用上述任一实施例提供的半导体结构的形成方法形成，参考图7所示，该半导体结构包括：76.基底310，所述基底310的表面设有导电区312；77.位于所述导电区312上方的第一介质层321，所述第一介质层321至少暴露出所述导电区312的部分表面；78.保形覆盖所述第一介质层321的第一导电层330，所述第一导电层330还覆盖暴露的导电区312表面；79.位于所述基底310上方的第二介质层322，所述第二介质层322覆盖所述基底310和所述第一导电层330除顶部表面的其他表面，且表面与所述第一导电层330的顶部表面齐平；80.位于所述第二介质层321上方的第二导电层340，所述第二导电层340至少覆盖所述第一导电层330的部分顶部表面。81.其中，基底310的导电区312至少设有一个电连接端，内部可以包括至少一个晶体管等电子元器件，各个电子元器件连接成对应的工作电路，该工作电路的外部引脚与导电区312的电连接端对应连接，这样该工作电路可以通过导电区312与外部电路和/或外部电源等外部连接对象连接。上述导电区312可以覆盖有为金属薄膜等导电层，以保证与外部的良好电接触。导电区312可以呈矩形或者圆形等适于设置第一介质层321和后续第一导电层的形状，导电区312的各边长尺寸可以依据形状特征及需要提供的互连能力设置，通常需要使导电区312的面积大于某一面积阈值，以保证充足的导电接触面积。第一介质层321的底面形状和侧壁形状可以依据相关结构特征和工艺需求确定。在一个示例中，第一介质层321的底面形状可以与导电区312的形状相同或者相似，以便于控制第一介质层321底面边界与导电区312边界之间的距离参数等工艺参数，降低相应的工艺难度。82.上述第一介质层321的形状、尺寸和/或在导电区312的具体位置等特征可以依据第一导电层330与导电区312的接触需求和/或第一导电层的相关尺寸等因素设置。具体地，第一介质层321可以包括矩形这一类易于刻蚀的形状，降低形成第一介质层321的难度；也可以包括梯形等有助于后续表面形成所需沉积层的形状。各个拐角可以为直角，也可以为圆角等其他便于后续形成沉积层的形状。其尺寸，比如接触导电区312的底面尺寸可以依据后续第一导电层330与导电区312之间接触需求设置，其底面通常不超过导电区312面积的一定比例，以为第一导电层330预留充足的导电区接触面积；厚度可以依据相应半导体结构的尺寸、后续第一导电层的尺寸需求和/或相关工艺需求等因素设置，其通常处于一个合理的厚度范围，比如为整个半导体结构的1/4至2/3这一厚度范围或者其他厚度范围，以防止第一介质层321的厚度过大导致半导体结构厚度达，不利于该半导体结构的后续集成，也不至于使第一介质层321的厚度过小，难以控制后续第二介质层的厚度，并导致后续表面进行化学机械研磨等平坦化工艺的难度增大。其可以设置在导电区312的中心区域，各侧暴露的导电区312表面尺寸相等，以使后续第一介质层321表面形成的第一导电层330各处尺寸相匹配，进一步降低相应的形成工艺难度。83.在一个实施例中，所述第一介质层321的侧壁倾斜，横截面为正梯形，以降低后续在第一介质层321表面沉积第一导电层330的工艺难度，还可以保证底面与导电区312充分接触；84.所述第一介质层的底面与所述导电区的面积之比小于或者等于2/3，以为第一导电层330预留足够大的导电区接触面积，提升两者之间的互连可靠性；85.和/或，所述第一介质层330的两侧均暴露出所述导电区312的表面，使第一导电层330的各侧底面均与导电区312接触，进一步提升接触可靠性。86.在一个实施例中，所述第一导电层330的底面边界线对齐所述导电区312的边界线，以有效利用导电区312的导电接触面积，使第一导电层330与导电区312充分接触。87.具体地，如图7所述，第一导电层330的底端可以沿导电区312向第一介质层330的外侧延伸，以保证第一导电层330底面与导电区312充分接触；该底端可以延伸至导电区312的边界线，保证其底面各处接触的有效性。进一步地，第一导电层33的各部分特征和参数可以依据第一导电材料层的导电性能、第一介质层321的尺寸和/或导电区312的尺寸等因素设置，比如第一导电层330顶部表面的形状可以与第一介质层321的顶部表面形状匹配，以降低沉积工艺的难度，顶部表面的尺寸大于第一介质层321顶部表面的对应尺寸，且小于导电区312的对应尺寸，以在保证互连性能的基础上，尽可能减小尺寸，从而减小相应半导体结构的尺寸，便于该半导体结构的后续集成；侧壁厚度可以依据暴露出的导电区表面尺寸设置，可以小于该导电区表面尺寸，减小占用空间；第一导电层330的底端还可以包括超出侧壁的延伸端，该延伸端覆盖整个导电区312，以有效利用导电区312的导电接触面积，使第一导电层330与导电区312充分接触，提升互连可靠性。88.在一个实施例中，所述第二导电层覆盖所述第一导电层的整个顶部表面，以使两者之间充分接触，提高互连性能。89.具体地，所述第二导电层340的两端沿所述第二介质层表面向所述第一导电层330的顶部表面两侧延伸，以增大第二导电层340提供的互连面积，进一步提升相应半导体结构的可靠性。具体地，上述第二导电层340两端可以延伸至对齐导电区312的边界线，这样第二导电层340提供的互连面积与导电区312的面积相同，对应的互连性能得到保持。90.在一个实施例中，如图5所示，上述半导体结构还包括：位于所述第二介质层上方的第三介质层323，所述第三介质层323覆盖所述第二介质层322，且表面与所述第二导电层340的表面齐平，使对应半导体结构的表面平坦，能够进一步降低后续各项工艺的难度。91.图5所示的半导体结构可以设于半导体器件中，以为对应的半导体器件提供与外部电路和/或器件进行电连接的端口。其中，半导体器件与外部电路和/或器件进行电连接的端口为第二导电层340的表面，第二导电层340的表面能够提供较大的互连面积，具有较高的互连可靠性。92.在一个示例中，参考图8a所示，设于半导体器件的半导体结构可以连接其他电路410，以使半导体器件通过该半导体结构与其他电路410进行电连接，响应其他电路410的各项需求。具体地，其他电路410包括电连接端411，电连接端411与第二导电层340进行电连接，以使实现相应半导体器件与其他电路410之间的电连接，使两者在作业过程中相互协助，实现各项功能。93.在一个示例中，设有上述半导体结构的半导体器件还可以与其他设有上述半导体结构的半导体器件进行互连。例如参考图8b所示，分别位于两个半导体器件的半导体结构之间进行互连，即下方半导体器件中的第二导电层340与上方半导体器件中的第二导电层340相互接触，以实现上下两个半导体器件之间的互连，使这两个半导体器件能够在工作过程中相互协助，实现对应功能。可选地，上下两个半导体器件中的第二导电层340可以采用键合等相对简单的工艺实现互连，以简化互连对应的工艺流程，此外，键合的两个第二导电层340均具有较大的互连面积，可以提高键合电连接的可靠性。94.可选地，在某设有上述半导体结构的半导体器件位于上方时，上方的半导体器件还可以通过其他互连部位与下方半导体器件中的第二导电层340互连，以使上方半导体结构中的第二导电层340提供其他电路和/或器件对应的互连端，可以进一步提升互连性能，还可以提高互连过程中的灵活性。例如参考图8c所示，上方半导体器件通过第一导电层330的底部与下方半导体器件中的第二导电层340互连，此时下方半导体器件中的第二导电层340具有较大的互连面积，更容易与第一导电层330的底部实现互连，还能提升对应的互连可靠性；上方半导体结构中的第二导电层340可以为其他电路和/或器件提供可靠的互连端，这样在提高互连可靠性的基础上，多器件之间的互连灵活性得到提升。95.在一个实施例中，所述第一导电层330和/或所述第二导电层340包括金属层这一类导通性能良好的结构，以保证互连性能。96.可选地，所述金属层的材料为铜、铝或者钨等金属材料。97.在一实施例中，参考图9和图10，图9是一种微型致动器的结构示意图，图10是图9中位移模块的具体结构图。具体为，所述半导体结构为微型致动器，所述微型致动器内具有固定平台10；至少一个位移模块，位于所述固定平台10上，所述位移模块70包括：横向驱动电极组，位于所述固定平台10上，所述横向驱动电极组包括两个分立的且相对设置的横向驱动电极721，所述横向驱动电极的排列方向与所述移动方向相同，沿所述移动方向，任一个所述横向驱动电极包括与另一个所述横向驱动电极相背的第一侧面；几字型的可动电极71，悬空设置于所述横向驱动电极组和所述固定平台10上，且与所述横向驱动电极组相对应，所述可动电极71包括与所述横向驱动电极组的顶面相对设置的顶部电极、与所述横向驱动电极的第一侧面相对设置的侧部电极、以及与所述固定平台10相对设置的底部电极，所述侧部电极与相对应的所述横向驱动电极之间具有第一预设间距，所述第一预设间距等于所述预设移动步长；98.固定电极50，位于所述固定平台10上，且所述固定电极50沿所述移动方向位于所述可动电极71的两侧；弹簧导线51，位于所述底部电极和固定电极50之间，所述弹簧导线51的一端与所述底部电极相连，另一端与所述固定电极50相连，且所述弹簧导线51用于支撑所述可动电极71；99.第一纵向驱动电极，位于所述底部电极下方的所述固定平台10上；100.可移动平台74，用于支撑被移动部件，所述可移动平台74位于所述位移模块的顶部上方，且所述可移动平台74与所述固定平台10平行设置；101.其中，所述可移动平台74通过位于可移动平台74底部的电极板73能够与所述顶部电极相啮合或静电吸合，从而带动可移动平台74移动，进而带动被移动部件移动。102.参考图10，可以看出，所述固定电极50和横向驱动电极721通过位于固定平台10内的互连结构提供电信号。由于移动模块需要驱动可动部件运动，可动部件具有一定的重量，而移动模块需要的驱动力较大，驱动力的大小和压降有关系，而移动模块均由半导体硅形成，采用tsv的方式所承受的电流较小，而采用凹陷设置，用于上层连接的金属的面积较小，因此，采用上述实施例中任意结构应用于固定平台10与固定电极50和横向驱动电极721的互连，能够提高器件的性能和可靠性。103.上述实施例中的提供的半导体结构的应用不仅限于此，还可以因应用于其他大尺寸或高压器件的封装中，例如：mems致动器，压力传感器、加速度计、陀螺仪、射频开关等器件中。104.对于上述各实施提供的半导体结构，可以采用上述任一实施例提供的半导体结构的形成方法形成，其具有上述半导体结构的形成方法所具有的所有有益效果，该半导体结构可以降低后续相关工艺的难度，互连可靠性高，适用于各类半导体产品。105.尽管已经相对于一个或多个实现方式示出并描述了本技术，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本技术包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。106.即，以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。107.另外，在本技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。另外，对于特性相同或相似的结构元件，本技术可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。108.在本技术中，“示例性”一词是用来表示“用作例子、例证或说明”。本技术中被描述为“示例性”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本技术，本技术给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本技术。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本技术的描述变得晦涩。因此，本技术并非旨在限于所示的实施例，而是与符合本技术所公开的原理和特征的最广范围相一致。