一种随机型时间数字转换器的线性度增强方法

1.本发明属于射频/模拟集成电路领域，涉及一种时间数字转换器，尤其涉及一种随机型时间数字转换器的线性度增强方法，应用于对时间信号的精确量化。背景技术：2.时间数字转换器(time to digital converter,tdc)是一种广泛应用在数模转换领域的将时间信号转化为数字信号的电路，可用于医学影像检测、自动测试设备、模拟/全数字锁相环、高精度数模转换器、发射机、接收机、雷达、高能物理和相位控制阵列系统等。3.传统的时间数字转换器往往通过一系列的延迟单元产生依次递增的延迟时间，再通过多个时间比较器使输入信号与延迟后的信号逐一比较，判决出两个输入信号上升沿到达的时间差。然后将比较器的输出的温度计码编码成二进制码。这种时间数字转换器结构简单、容易设计，但是其对时间的量化精度取决于门级电路的延迟时间，导致其量化精度较低。目前有三种常见的亚门级时间精度的时间数字转换器结构，分别是游标卡尺型时间数字转换器、脉冲收缩型时间数字转换器和插值型时间数字转换器。4.游标卡尺型时间数字转换器采用具有不同延迟时间的延迟单元组成的延迟链，其时间分辨精度取决于两种延迟单元的延迟时间差，可以实现亚门级的时间分辨精度。但是其量化位数和总体延迟时间是折衷关系，无法同时实现高分辨率和高工作速率。脉冲收缩型时间数字转换器也是基于延迟链实现的，不同的是信号每经过一个延迟单元其脉冲宽度都会缩减，直至脉冲消失，以此方式来判断时间差。脉冲收缩型时间数字转换器也可以实现较高的时间分辨率，但是每次脉冲缩减的程度依赖于延迟单元的逻辑阈值，容易受到工艺波动的影响。插值型时间数字转换器对具有不同上升时间的信号进行加和，从而产生位于两个信号上升沿之间的上升沿。经过多次插值之后，可以产生一系列具有高分辨率的延迟时间。但是这种结构会使用较多的反相器单元，电路功耗较大、设计也相对复杂。此外，以上三种结构的时间数字转换器的精度都非常依赖于电路的匹配性，容易由于工艺失配而产生误差，不利于用于高精度的时间数字转换器。5.随机型时间数字转换器利用了时间比较器自身的工艺失配特性，也即其判决结果随输入时间差呈高斯分布的特点，可以使得此种结构对工艺失配的耐受性更强。输入信号与一定数量的比较器阵列相连，比较器阵列的输出在输入信号时间差较小时可以呈现出近似于线性的变化趋势，其可实现更精细的时间分辨率。但是由于高斯分布本身是非线性的概率分布，因而传统的随机型时间数字转换器的线性度还有待提高。6.综上，随机型时间数字转换器是一种利用了工艺失配且能够实现高时间分辨率的结构，而其线性度需要进一步的增强。技术实现要素：7.本发明的目的是解决现有技术中的随机型时间数字转换器线性度较低的问题，提供一种随机型时间数字转换器的线性度增强方法，具有可在硅基标准cmos工艺上单芯片集成、对工艺波动敏感度低、时间分辨率高且线性度高的特点。8.本发明的技术内容包括：9.一种随机型时间数字转换器的线性度增强方法，其步骤包括：10.定义随机型时间数字转换器中时间比较器的传递函数，所述传递函数的x轴为输入信号进入时间比较器前的时间差，所述传递函数的y轴为比较器产生误差电压的概率密度；11.当对时间比较器的输入信号给一斜坡输入时，比较器的传递函数呈形如高斯分布的概率分布曲线；12.通过控制比较器阵列内部供电电压，使概率分布曲线可以沿x轴方向分别向左或向右平移2δ单位，从而分别得到两组传递函数概率分布曲线group a与概率分布曲线group b，其中，所述输入信号的线性范围为[-δ,δ]，-δ恰为所述概率分布曲线group a的概率密度峰值在x轴的投影点，δ恰为所述概率分布曲线group b的概率密度峰值在x轴的投影点；[0013]此时，将概率分布曲线处于[-δ,δ]中的数据进行函数叠加，得到一新传递函数；[0014]基于新传递函数对随机型时间数字转换器的信号进行处理。[0015]进一步地，所述使概率分布曲线可以沿x轴方向分别向左或向右平移2δ单位的方法，，包括：利用随机型时间数字转换器进行内部供电电压的交换。[0016]一种随机型时间数字转换器，包括：[0017]随机比较器电路cella，用于通过控制比较器阵列内部供电电压，使输入信号的传递函数在其原来的高斯分布基础上沿x轴方向向左平移2δ变为概率分布曲线group a，其中，输入信号的线性范围为[-δ,δ]，-δ为所述概率分布曲线group a的概率密度峰值在x轴的投影点；[0018]随机比较器电路cellb，用于通过控制比较器阵列内部供电电压，使信号的传递函数在其原来的高斯分布基础上沿x轴方向向右平移2δ变为概率分布曲线groupb，其中，输入信号的线性范围为[-δ,δ]，δ为所述概率分布曲线group b的概率密度峰值在x轴的投影点；[0019]编码器，用于对处于[-δ,δ]中的数据进行函数叠加，得到新分布函数；基于新分布函数进行随机型时间数字转换器的信号转换。[0020]进一步地，其特征在于，所述随机比较器电路cella和所述随机比较器电路cellb，均包括：arbiter阵列、选通网络、电源电压交换电路和复位校准电路；[0021]所述选通网络，用于将选择好的信号输入给到arbiter阵列内部；[0022]所述arbiter阵列由多个完全相同的比较器单元构成，用于将数字码传递给复位校准电路；[0023]所述复位校准电路，用于对所述数字码进行时序判断，并根据复位校准电路的输出结果，控制是否启动电源电压交换电路；[0024]所述电源电压交换电路，用于将复位校准电路的输出结果反馈给所述arbiter阵列。[0025]进一步地，所述选通网络包括：二选一电路s1和二选一电路s2；[0026]所述二选一电路s1的输入端分别接收实际所需要校准的时间差信号的左边沿s_inp与标准时间差的左边沿-5ps；[0027]所述二选一电路s2的输入端分别接收实际所需要校准的时间差信号的右边沿s_inn与标准时间差的右边沿0ps；[0028]其中，根据选通网络控制信号cal的电平，所述二选一电路s1与所述二选一电路s2分别输出信号tinp和信号tinn作为arbiter阵列的输入。[0029]进一步地，所述电源电压交换电路包括：二选一电路s3，其中，电源电压交换电路的控制信号swap每跳变一次，二选一电路s3的输入信号就将进行一次交换。[0030]进一步地，所述复位校准电路包括：传输门tg1、传输门tg2和门逻辑and1，其中，传输门tg2的输入端与传输门tg1的输出端相连，并跨接在门逻辑and1的输入、输出之间；[0031]所述输入信号经过复位校准电路控制信号cal控制的传输门tg1和复位校准电路控制信号reset一起到达与门逻辑and1的输入端，并通过与门逻辑and1输出的控制信号swap以对电源电压交换电路进行调控。[0032]本发明的优点和积极效果如下：[0033]1)线性度好：由于采用校准以后的分布，使得原有的线性度被大幅度提高，对数模转换领域具有深刻意义；[0034]2)避免冗杂的算法校准工作：在设计过程中，直接从电路架构入手进行校准，最大可能的减小了后续算法校准的复杂度，可实现性强；[0035]3)可以在硅基标准cmos工艺上单芯片集成，亦可在bicmos工艺上集成；可以作为一个模块与其它电路和系统集成在单一芯片上，成本低，极大地提高了系统的集成度。附图说明[0036]图1是时间比较器的概率分布曲线。[0037]图2是n个时间比较器组成阵列的传输特性曲线。[0038]图3是两组具有不同偏移方式的阵列的概率分布曲线及其整体的概率分布曲线。[0039]图4a是对group a概率概率分布曲线进行折叠的示意图。[0040]图4b是对group b概率概率分布曲线进行折叠的示意图。[0041]图4c是概率分布曲线折叠后整个阵列的概率分布曲线。[0042]图5是本发明所演示的随机型时间数字转换器的整体结构。[0043]图6a是group a的电路结构图。[0044]图6b是group b的电路结构图。[0045]图7是校准过程的控制信号时序图。[0046]图8a是未校准时实施例的蒙特卡洛仿真结果。[0047]图8b是校准后实施例的蒙特卡洛仿真结果。具体实施方式[0048]下面将结合附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明特定实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。[0049]对于随机型时间数字转换器，输入信号连接到比较器阵列的输入端，由于实际比较器会因器件不匹配及工艺等影响产生随机偏移，其偏移程度满足如图1所示的高斯分布，其平均值为0，方差与比较器阵列的面积成反比。这样，当输入信号呈斜坡形式进入比较器后，将在比较器阵列的输出端产生如图2所示的数字码，并在之后取线性度最好的[-δ,δ]区间范围进行进一步的拟合校准，但在[-δ,δ]区间外的数据将被丢弃。[0050]因此，本发明公开了一种随机型时间数字转换器的线性度增强方法，随机型时间数字比较器的校准方式在于对原高斯函数做左移和右移的操作，从而尽可能的让比较器阵列的利用率最大化，使每一个偏移值都尽可能的被利用上，以增加线性度。如图3所示，让高斯分布分别向左和向右平移δ个单位，然后再将两侧分布函数叠加，使得原高斯函数的利用区间从原来的[-δ,δ]增大到[-2δ,2δ]。按照正态分布的3δ原则，这种操作可以使比较器输出数据的利用率从原来的65.26％提高到95.44％，使拟合到的函数更加平滑，大大提高了线性度。[0051]本发明的随机型时间数字比较器，其具体校准思路如下：通过控制比较器阵列内部供电电压，使之产生形如group a和group b的两组呈高斯函数的概率分布曲线，然后对group a左半侧的数据进行操作，如图4a所示，通过交换其内部供电电压，使左半侧数据集体平移2δ个单位到右侧虚线位置。类似的，如图4b所示对group b右半侧数据进行操作，通过交换其内部供电电压使得右半侧数据平移到左侧虚线所示位置。之后，将交换后的两组函数相叠加得到如图4c所示的新分布函数，从而充分的利用所有比较器。最后，编码器基于新分布函数进行随机型时间数字转换器的信号转换。[0052]本发明还公开了一种随机型时间数字转换器，可在标准cmos工艺或标准bicmos工艺上实现上述的线性度增强方法，其具体结构如图5、图6a、图6b和图7所示。[0053]如图5所示，该数字时间转换器包括：输出《63:0》数字码的随机比较器电路group a和输出《127:64》数字码的随机比较器电路group b；其中，所述的输出《63:0》数字码的随机比较器电路group a和输出《127:64》数字码的随机比较器电路group b均由arbiter阵列、选通网络、电源电压交换电路和复位校准电路、加法运算电路构成，其中arbiter阵列由64个完全相同的比较器单元构成，选通网络由时钟控制，将选通网络选择好的信号作为输入给到arbiter阵列内部，arbiter阵列将得到的64bit数字码传递给复位校准电路，复位校准电路进行进一步的时序判断，根据不同的输出结果控制是否启动电源电压交换电路，之后电源电压交换电路再将输出结果反馈给arbiter阵列以完成一次完整的数字时序周期，输出64bit数字码。最后通过编码器将两个64bit数字码相加形成128bit输出。[0054]选通网络的主体部分由两个二选一电路和控制信号cal构成，将实际所需要校准的时间差信号的左右边沿s_inp,s_inn与标准时间差的左右边沿-5ps和0ps分别接入二选一电路的输入端，根据控制信号cal的电平，得到相对应的输出信号tinp、tinn作为arbiter阵列的输入。[0055]电源电压交换电路由二选一电路和控制信号swap构成，swap信号每跳变一次，二选一电路的输入信号vdd1和vdd2就进行一次交换。[0056]复位校准电路如图6a、图6b的虚线框中所示，其包括传输门tg1、传输门tg2、与门逻辑and1和控制信号cal、reset和swap组成。输入信号经过由信号cal控制的传输门tg1和控制信号reset一起到达与门逻辑and1的输入端，传输门tg2的输入端与tg1的输出端相连，并跨接在and1的输入、输出之间，最后通过与门and1输出控制信号swap以对电源电压交换电路进行调控。[0057]图7为本发明的时序仿真图。从图中可以看出，当cal＝1,reset＝0时，电路进入①阶段，group a中的选通网络将-5ps，0ps分别输出到arbiter的输入端tinp、tinn，此时由于reset信号为0,swap信号则也为0，vdd1、vdd2不发生交换，arbiter阵列产生左右对称的高斯分布输出；之后cal＝1,reset＝1，电路进入如②所示的求值阶段，此时由于reset信号为1，故swap信号的大小取决于group a的on端和group b的op端，group a的on端、group b的op端为1，则swap信号置1，vdd1与vdd2发生交换，否则，则不发生交换；此后，cal＝0，reset＝1，电路进入③阶段，选通网络将s_inp,s_inn输出到arbiter阵列的输入端tinp、tinn，此时由于reset信号为1,swap信号为1，电源电压交换电路不发生跳变，电路进入锁存状态，值不变。[0058]图8a、图8b为本发明的实际仿真结果图，其中两张图分别模拟了当蒙特卡洛点数取10时校准前后的仿真结果。可以看到，与不经过校准相比，其曲线更为平滑，线性度更高，对应的积分非线性inl降低了0.4个lsb。[0059]以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所述内容做等效变化，皆应纳入权利要求书中所记载的保护范围内。