在可编程硬件上使用AND/OR减少进位链的制作方法

背景技术：

1、近年来，使用可编程硬件执行各种计算任务的情况有所增加。事实上，现在很多计算应用使用块的可编程阵列来执行各种任务是很常见的。这些存储器元件的可编程块为具有更专业或特定任务集的特定应用集成电路提供了有用的备选方案。例如，现场可编程门阵列(fpga)提供可以被个体地编程的可编程块，并且提供执行各种任务的显著灵活性。

2、随着可编程硬件尺寸和复杂性的增加，实现提供快速且有效处理的硬件配置已经成为一项挑战。例如，由于逻辑函数被配置为接受越来越多的输入信号，常规硬件单元(例如，逻辑模块)通常无法在不引起一定量的延迟的情况下产生输出。在很多情况下，这些延迟是不可接受的，并且可能导致其他逻辑模块产生不正确的输出。此外，修复这些延迟的常规方法通常是复杂的，并且难以在给定可编程硬件单元上实现。

3、在诸如fpga等可编程硬件单元上实现逻辑函数方面存在这些和其他问题。

技术实现思路

技术特征：

1.一种在逻辑模块的进位链上实现的方法，所述方法包括：

2.根据权利要求1所述的方法，其中所述输入矢量包括基于来自在可编程硬件上实现的附加逻辑模块的组合逻辑的输出的输入值。

3.根据权利要求2所述的方法，其中所述附加逻辑模块在与所述逻辑模块的进位链相同的逻辑电平上实现。

4.根据权利要求2所述的方法，其中所述输入值包括来自所述附加逻辑模块的加法器的进位输出信号。

5.根据权利要求1所述的方法，其中所述比特矢量的值包括所述起始比特和基于所述逻辑模块被配置为充当and减少逻辑函数的一比特值的集合。

6.根据权利要求1所述的方法，其中所述比特矢量的值包括具有一比特值的所述起始比特和基于所述逻辑模块被配置为充当or减少逻辑函数的零比特值的集合。

7.一种进位链逻辑函数，所述进位链逻辑函数包括：

8.根据权利要求7所述的进位链逻辑函数，其中包括所述第一逻辑模块和所述第二逻辑模块的所述进位链逻辑函数的最后进位输出信号是基于由所述进位链逻辑函数的相应加法器接收的所述第一输入、所述第二输入、所述第三输入和所述第四输入的组合的逻辑门的输出。

9.根据权利要求7所述的进位链逻辑函数，其中在所述第一加法器、所述第二加法器、所述第三加法器和所述第四加法器处接收的所述第一输入、所述第二输入、所述第三输入和所述第四输入中的一项或多项是指在与所述进位链逻辑函数相同或不同的逻辑电平上的组合逻辑函数的输出。

10.根据权利要求7所述的进位链逻辑函数，其中基于所述进位链逻辑函数被实现为or减少逻辑门，所述比特矢量的所述矢量比特是全一值。

11.根据权利要求7所述的进位链逻辑函数，其中所述比特矢量的所述第一矢量比特是一值，并且基于所述进位链逻辑函数被实现为and减少逻辑门，所述比特矢量的剩余矢量比特是全零值。

12.一种可编程硬件设备，包括：

13.根据权利要求12所述的可编程硬件设备，其中所述输入比特是从所述第一逻辑模块中的lut接收的。

14.根据权利要求13所述的可编程硬件设备，其中所述lut对来自输入矢量的多个输入执行减少。

15.根据权利要求13所述的可编程硬件设备，其中所述lut对来自输入矢量的多个输入执行组合逻辑。

技术总结本公开涉及一种利用来自逻辑块的进位输入信号和进位输出信号在可编程硬件(例如，FPGA硬件)上实现逻辑函数的进位链逻辑系统。特别地，进位链逻辑系统的实现促进具有大量输入信号的逻辑门(例如，AND/OR门)的实现，而不会引起由在跨不同逻辑级而实现的逻辑组件之间路由输出信号所引起的路由延迟。例如，本文中描述的实现涉及在公共逻辑级上跨多个逻辑组件在逻辑链的加法器之间馈送进位输出信号，从而减少由经由可编程硬件的路由结构来路由信号所引起的路由惩罚。技术研发人员：S·胡卡特,A·M·兰迪受保护的技术使用者：微软技术许可有限责任公司技术研发日：技术公布日：2024/7/29