一种存储单元及其驱动方法、动态随机存取存储器

本公开涉及存储器，尤其涉及一种存储单元及其驱动方法、动态随机存取存储器。

背景技术：

1、随着计算机技术的不断进步，存储器在现代计算系统中扮演着至关重要的角色。动态随机存取存储器(dram，dynamic random access memory)作为一种常用的存储器类型，被广泛应用于各种领域。然而，在高密度和高速度的数据传输过程中，dram信号完整性成为确保存储器数据可靠性和稳定性的关键因素之一。在dram中，字线(word line)和存储节点(sn，storage node)之间存在寄生电容耦合效应，这种效应可能导致数据的读写错误。当进行读取或写入操作时，字线和存储节点之间的电荷耦合会导致原本存储的数据发生扰动，发生读写错误，影响存储器的可靠性和性能。

技术实现思路

1、本公开实施例的目的在于提供一种存储单元及其驱动方法、动态随机存取存储器，用以解决现有技术中字线和存储节点之间的电荷耦合会导致原本存储的数据发生扰动，发生读写错误，影响存储器的可靠性和性能的问题。

2、本公开的实施例采用如下技术方案：一种存储单元，至少包括：读晶体管和写晶体管；其中，所述读晶体管至少包括第一顶栅和第一背栅，所述第一顶栅与所述写晶体管的第二极连接，用于存储数据，所述第一背栅用于调整所述读晶体管的阈值电压；在数据读取阶段和保持阶段，所述第一背栅上施加第一电压；在数据写入阶段，所述第一背栅上施加第二电压，所述第一电压大于所述第二电压。

3、在一些实施例中，所述写晶体管至少包括第二顶栅和第二背栅，所述第二顶栅用于驱动所述写晶体管导通，所述第二背栅用于维持所述读晶体管的第一顶栅的电压稳定。

4、在一些实施例中，在所述数据读取阶段和所述保持阶段，所述第二背栅上施加第三电压；在所述数据写入阶段，所述第二背栅上施加第四电压，所述第三电压小于所述第四电压。

5、在一些实施例中，所述第一电压和所述第四电压均为0v，所述第二电压和所述第三电压均为负电压。

6、在一些实施例中，所述读晶体管和所述写晶体管均为n型晶体管。

7、本公开实施例还提供了一种如上述的存储单元的驱动方法，包括：在数据写入阶段，向写晶体管的第二顶栅施加第一工作电压，向所述写晶体管的第一极施加待存储数据对应的数据电压，向读晶体管的第一背栅施加第二电压；在保持阶段，向所述写晶体管的第二顶栅施加第二工作电压，向所述读晶体管的第一背栅施加第一电压，所述第一电压大于所述第二电压，所述第一工作电压大于所述第二工作电压；在数据读出阶段，向所述读晶体管的第一背栅施加所述第一电压，向所述读晶体管的第一极施加读取电压。

8、在一些实施例中，在写晶体管具有第二背栅的情况下，还包括：在所述数据读取阶段和所述保持阶段，向所述写晶体管的第二背栅施加第三电压；在所述数据写入阶段，向所述第二背栅上施加第四电压，所述第三电压小于所述第四电压。

9、本公开实施例还提供了一种动态随机存取存储器，至少包括：多个如上述的存储单元，其中，多个所述存储单元之间按阵列排布。

10、在一些实施例中，还包括：多条写字线、多条写位线、多条读位线、多条读晶体管背栅线、写字线驱动电路、写位线驱动电路、读位线读出电路、读晶体管背栅驱动电路以及地址和时序控制电路；其中，位于同一行的所有存储单元的写晶体管的第一顶栅均与同一条所述写字线连接，所述写字线的一端与所述写字线驱动电路连接；位于同一列的所有存储单元的第一极均与同一条所述写位线连接，所述写位线的一端与所述写位线驱动电路连接，所述写位线的另一端与所述地址和时序控制电路连接；位于同一列的所有存储单元的读晶体管的第一极均与同一条所述读位线连接，所述读位线的一端与所述读位线读出电路连接；位于同一行的所有存储单元的读晶体管的第一背栅均与同一条所述读晶体管背栅线连接，所述读晶体管背栅线与所述读晶体管背栅驱动电路连接。

11、在一些实施例中，还包括：多条写晶体管背栅线以及写晶体管背栅驱动电路；其中，位于同一行的所有存储单元的写晶体管的第二背栅均与同一条所述写晶体管背栅线连接，所述写晶体管背栅线的一端与所述写晶体管背栅驱动电路的输出端连接。

12、本公开实施例的有益效果在于：通过对存储单元中的读晶体管进行背栅的设置，在写入数据过程中对读晶体管的阈值电压进行调节，使读晶体管的第一顶栅电压得到一个高于目标数值的电压，当写晶体管的控制信号下降沿到来时，会衰减读晶体管第一顶栅的电压，实现存储节点电压的补偿效果，避免数据扰动、导致读写错误的问题产生。

技术特征：

1.一种存储单元，其特征在于，至少包括：

2.根据权利要求1所述的存储单元，其特征在于，所述写晶体管至少包括第二顶栅和第二背栅，所述第二顶栅用于驱动所述写晶体管导通，所述第二背栅用于维持所述读晶体管的第一顶栅的电压稳定。

3.根据权利要求2所述的存储单元，其特征在于，在所述数据读取阶段和所述保持阶段，所述第二背栅上施加第三电压；

4.根据权利要求3所述的存储单元，其特征在于，所述第一电压和所述第四电压均为0v，所述第二电压和所述第三电压均为负电压。

5.根据权利要求1至4中任一项所述的存储单元，其特征在于，所述读晶体管和所述写晶体管均为n型晶体管。

6.一种如权利要求1至5中任一项所述的存储单元的驱动方法，其特征在于，包括：

7.根据权利要求6所述的存储单元的驱动方法，其特征在于，在写晶体管具有第二背栅的情况下，还包括：

8.一种动态随机存取存储器，其特征在于，至少包括：

9.根据权利要求8所述的动态随机存取存储器，其特征在于，还包括：

10.根据权利要求9所述的动态随机存取存储器，其特征在于，还包括：

技术总结本公开提供了一种存储单元及其驱动方法、动态随机存取存储器，该存储单元包括：读晶体管和写晶体管；读晶体管至少包括第一顶栅和第一背栅，第一顶栅与写晶体管的第二极连接，用于存储数据，第一背栅用于调整读晶体管的阈值电压；在数据读取阶段和保持阶段，第一背栅上施加第一电压；在数据写入阶段，第一背栅上施加第二电压，第一电压大于第二电压。本公开通过对存储单元中的读晶体管进行背栅的设置，在写入数据过程中对读晶体管的阈值电压进行调节，使读晶体管的第一顶栅电压得到一个高于目标数值的电压，当写晶体管的控制信号下降沿到来时，会衰减读晶体管第一顶栅的电压，实现存储节点电压的补偿效果，避免数据扰动、导致读写错误的问题产生。技术研发人员：窦春萌,李智,王琳方,徐丽华,杨冠华,汪令飞,耿玓,李泠受保护的技术使用者：中国科学院微电子研究所技术研发日：技术公布日：2024/1/16