可进行乘加存内计算的MRAM单元、阵列、电路及其工作方法

本发明属于信息，具体涉及一种可进行乘加存内计算的mram单元、阵列、电路及其工作方法。

背景技术：

1、随着近几年物联网技术的飞速发展以及海量运算需求的上升，传统冯诺依曼架构中存在的存储和计算瓶颈即“存储墙”问题日益凸显，因此近些年学界兴起了存内计算相关的研究。存内计算是指存储阵列内部实现部分数据密集型的计算操作，从而减少数据访问存储的延迟和功耗开销，有望成为克服存储墙问题的一个重要方案。

2、现有的存内计算的技术路线主要包括模拟存内运算、数字存内计算和逻辑门存内计算等。

3、其中，逻辑门存内计算则是基于存储单元构建逻辑门，再基于这些具有一定数值存储功能的逻辑门实现电路功能。例如专利cn114039594a提出了一种基于mram的逻辑门运算电路，其不足之处在于：既需要复杂电路来支撑存储单元的操作，又不能避免数字逻辑电路的电容翻转较慢的特点，因而效率很低。

4、数字存内计算指将数字运算门电路嵌入存储阵列中，将存储阵列分割为多个小块，每个小块搭配适当的逻辑门，从而实现在数据总线前完成局部的逻辑运算；文献“an89tops/w and 16.3tops/mm2 all-digital sram-based full-precision compute-inmemory macro in 22nm for machine-learning edge applications”(isscc，2021)、“a5-nm 254-tops/w 221-tops/mm2 fully-digital computing-in-memory macrosupporting wide-range dynamic-voltage-frequency scaling and simultaneous macand write operations”(isscc，2022)以及“a28nm29.2tflops/w bf16 and 36.5tops/wint8 reconfigurable digital cim processor with unified fp/int pipeline andbitwise in-memory booth multiplication for cloud deep learningacceleration”(isscc，2022)提出了数字存内计算的方案，其不足是：其乘法、加法运算都是基于大量传统数字电路门实现的，相对于模拟存算中仅仅电流汇聚而言，面积会显得很大；且为保证后续数字电路所需的驱动能力，现有方案中已有很多增加到8t-10t的存算单元，更加不利于做到大容量大算力。

5、模拟存内计算指利用经过存储单元的电流、电压、电荷、延迟等模拟信号的加权、汇聚等方法实现运算，计算结果为模拟信号，需要通过数模转换电路转为数字信号。模拟存内计算的优势在于：较好的面积效率，在数字方案中进行加法运算或乘法运算需要大量的逻辑门，并进行大量的数字电平翻转，而在模拟存算中只需要电流通过晶体管或者电阻、电流汇聚就可以实现，具有很大的面积效率潜力；模拟存算在与外界模拟世界的接口部分具有天然的优势，为未来实现感存算一体、缩短信号处理链条，具有更好的延迟、成本优势；三是模拟电路对工艺代的微缩要求不严峻，有助于在非领先制程上发展高算力计算处理单元，将具有更好的经济性。

6、现有的模拟存内计算技术包括：静态随机存储器sram由于其工艺成熟，是存内计算研究的主流方向，但是由于sram单元面积大且具有易失性，不利于低功耗低成本的物联网节点等应用领域；新型非易失随机存储器reram和mram的存内计算具备单元面积小、非易失性等优点，这二者之间，reram阻值窗口较大，实现存内计算较容易，近几年已有不少相关研究。然而，reram存在写入速度慢、可擦写次数低等不足，因此不适用于一定频率上需要更新权重的领域，此时mram就有其独特的优势。因为mram写入速度快，可擦写次数比reram高数个数量级，同时又具备非易失的特性，因此近些年开始研究mram的存算，但是mram阻值窗口低，实现存内计算较为困难。

7、专利us020210174182和us020190213119提出了基于逻辑门的方法，分别介于mtj器件构造了xnor门和非易失触发器，后实现存内计算，其缺点是读出电流大，能效低，单元结构较大，面积利用率低。

8、专利us020190042199、文献“avariation robust inference engine based onstt-mram with parallel read-out”(iscas，2020)和文献“a maximally row-parallelmram in-memory-computing macro addressing readout circuit sensitivityandarea”(esscirc，2021)提出了并联存算结构，分别采用电荷分享、传统并联存算及互补差分并联存算的结构，其不足之处有计算规模有限、晶体管工作电流大、存算功耗大、单元面积大等问题。

9、最近三星提出了串联存算结构，见专利us020210303266、专利us020220019884、文献“a crossbar array ofmagnetoresistive memory devices for in-memorycomputing”(nature 601,211–216(2022))。使用串联互补4t2mtj阵列单元实现，将传统并联结构加电压读出电流的运算模式转变为加电流读出电压，有较好的能效比。不足之处在于该电路只能实现同或逻辑运算、面积占用较大、寄生电容大、存算速度慢。

10、综合以上，有必要提出一种基于mram的高吞吐率、低功耗、高能效、高密度、大规模的模拟存内计算结构。

技术实现思路

1、本发明是为解决上述问题而进行的，目的在于提供一种基于mram的高吞吐率、低功耗、高能效、高密度、大规模的单元结构、阵列结构、电路及其工作方法，本发明采用了如下技术方案：

2、本发明提供了一种mram存储单元，其特征在于，包括：第一读写晶体管；第二读写晶体管；存算晶体管；以及磁阻变化特性器件，在特定电压脉冲作用下改变其等效阻值为高阻或低阻两种状态，其中，所述第一读写晶体管连的源极接至第一读写位线wbl，漏极连接至所述磁阻变化特性器件的一端，所述第二读写晶体管的源极连接至第二读写位线wsl，漏极连接至所述磁阻变化特性器件的另一端，所述第一读写晶体管的栅极与所述第二读写晶体管的栅极相连，且均连接至外界读写控制子线wwl，所述存算晶体管的源极和漏极分别连接至所述磁阻变化特性器件的两端，栅极连接至外界存算控制子线cwl，所述磁阻变化特性器件的两端节点分别为blu和bld，分别连接所述第一读写晶体管的漏极和所述第二读写晶体管的漏极。

3、本发明提供的mram存储单元，还可以具有这样的技术特征，其中，所述第一读写晶体管、所述第读写二晶体管和所述存算晶体管均为标准阈值晶体管、低阈值晶体管或高阈值晶体管。

4、本发明提供的mram存储单元，还可以具有这样的技术特征，其中，所述第一读写晶体管、所述第二读写晶体管和所述存算晶体管均为pmos或nmos。

5、本发明提供的mram存储单元，还可以具有这样的技术特征，其中，所述磁阻变化特性器件为stt-mtj或sot-mtj，其极性由bld指向blu。

6、本发明提供了一种上述mram存储单元的工作方法，其特征在于，包括：在读写控制子线wwl施加第一存储电位，在外界存算控制子线cwl施加第二存储电位，从而使所述mram存储单元处于存储器模式；在所述存储器模式下，在所述第一读写位线wbl和所述第二读写位线wsl上分别施加第一读取电位和第二读取电位，所述第一读取电位高于所述第二读取电位，所述第一读取电位和所述第二读取电位与所述磁阻变化特性器件作用形成读取信号，在bld和blu上获取该读取信号；在所述存储器模式下，在所述第一读写位线wbl和所述第二读写位线wsl上分别施加第一写入电位和第二写入电位，所述第一写入电位高于所述第二写入电位，且两者的差值大于所述磁阻变化特性器件的写入电压，所述第一写入电位和所述第二写入电位与所述磁阻变化特性器件作用，将反平行态的所述磁阻变化特性器件改写为平行态；在所述存储器模式下，在所述第一读写位线wbl和所述第二读写位线wsl上分别施加第三写入电位和第四写入电位，所述第三写入电位低于所述第四写入电位，且两者的差值大于所述磁阻变化特性器件的写入电压，所述第三写入电位和所述第四写入电位与所述磁阻变化特性器件作用，将平行态的所述磁阻变化特性器件改写为反平行态。

7、本发明提供了一种可进行乘加存内计算的mram存算阵列，其特征在于，包括：多个mram存储单元，呈矩阵排布，其中，所述mram存储单元为上述的mram存储单元，同一列的多个所述mram存储单元共用一条第一读写位线wbl和第二读写位线wsl，同一行的多个所述mram存储单元共用一条读写控制子线wwl和外界存算控制子线cwl，每一列的blu和bld串联连接，末端的所述bld连接地线，顶端的所述blu连出作为bl线。

8、本发明提供了一种上述mram存算阵列的工作方法，其特征在于，包括：在读写控制子线wwl施加存算电位，从而使所述mram存算阵列处于存算模式；在所述存算模式下，根据计算用的向量数据在各个外界存算控制子线cwl上分别施加第一数据电位或第二数据电位，所述第一数据电位和所述第二数据电位分别对应于所述向量数据中的0和1，所述第一数据电位和所述第二数据电位分别与所述mram存算阵列中的各个mram存储单元作用形成存算信号，从最顶端的mram存储单元的blu与最底端的mram存储单元的bld上获取该存算信号。

9、本发明提供了一种可进行乘加存内计算的mram存算电路，其特征在于，包括：mram存算阵列，用于进行数据存储以及存内计算；存储存算控制器，用于控制所述mram存算阵列工作在存储器模式或存算模式；写驱动电路，用于向所述mram存算阵列写入数据；行驱动电路，用于将所述存储存算控制器提供的低压弱驱动信号转化为高压强驱动信号；独立读电路，用于读取所述mram存算阵列中存储的数据；存内计算驱动电路，用于在所述mram存算阵列工作在存算模式时为其存算通路提供驱动电流；差分放大电路，用于实现存内计算所需的两个电压相减和放大的操作；以及数模转换电路，用于将存内计算结果转换为数字形式，其中，所述mram存算阵列为上述的mram存算阵列。

10、本发明提供了一种上述mram存算电路的工作方法，其特征在于，包括：将mram存算阵列的mram存储单元划分为多组，每组包含若干个存算列以及一个参考列，并将所述参考列全部改写为平行态，在读写控制子线wwl施加第一存储电位，在外界存算控制子线cwl施加第二存储电位，从而使所述mram存算阵列处于存储器模式；在所述存储器模式下，由写驱动电路和行驱动电路执行写操作，每次向所述mram存算阵列写入一行数据；在所述存储器模式下，由存内计算驱动电路、差分放大电路和数模转换电路执行读操作，每次读出所述mram存算阵列的一行数据，从而判断选中的mram存储单元的高低阻值；在所述读写控制子线wwl施加存算电位，从而使所述mram存算阵列处于存算模式；在所述存算模式下，所述mram存算阵列中存储有在所述存储器模式下写入的阵列数据，根据计算用的向量数据在各个所述外界存算控制子线cwl上分别施加第一数据电位或第二数据电位，所述第一数据电位和所述第二数据电位分别对应于所述向量数据中的0和1，所述第一数据电位和所述第二数据电位分别与各个所述mram存储单元作用形成存算结果，该存算结果由所述存算列顶端的blu与所述参考列顶端的blu的差值获得。

11、本发明提供了一种上述mram存算阵列的高密度变体，其特征在于，包括：多个mram存储单元的高密度变体，呈矩阵排布，其中，所述mram存储单元的高密度变体包括两个所述mram存算阵列的mram存储单元，两个所述mram存储单元上下邻接且垂直对称，且共用第一读写晶体管或第二读写晶体管，两个所述mram存储单元的两个磁阻变化特性器件的极性方向相反，所述第一读写晶体管的栅极和所述第二读写晶体管的栅极分别连接至两条不同的外界读写控制子线wwl，所述mram存算阵列的高密度变体中，相邻列的所述mram存储单元的高密度变体共用第一读写位线wbl和第二读写位线wsl，同一列的所述mram存储单元的高密度变体共用一条第一读写位线wbl和第二读写位线wsl，同一行的所述mram存储单元的高密度变体共用一条所述外界读写控制子线wwl和外界存算控制子线cwl，每一列的blu和bld串联连接，末端的所述bld连接地线，顶端的所述blu连出作为bl线。

12、发明作用与效果

13、根据本发明的可进行乘加存内计算的mram存储单元、阵列、电路及其工作方法，采用磁阻变化特性器件实现非易失性存储，采用加电流读电压的方式替换了现有技术中加电压读电流的方式，阵列中每一列的各个mram存储单元共用一份电流，使存算功耗降低了1/n，n为阵列的行数，因此可以获得更好的存内计算能效。同时，本发明的阵列采用串联形式，串联存内计算使用电阻值作为计算数值，替换了并联结构存内计算使用的电导值，避免了并联结构多行开启后整列阻值过低，使得运算结果对版图寄生线电阻分布和高低阻值mtj的空间分布过于敏感。综上所述，本发明提供的结构及其工作方法能够降低存算的工作功耗，同时有效避免先进工艺下mtj串的等效电阻受到高低阻值mtj的空间分布的影响，有利于扩大存算电路的规模。