存储器器件和ZQ校准方法与流程

本公开涉及半导体电路设计领域，特别涉及一种存储器器件和zq校准方法。

背景技术：

1、zq校准是动态随机存取存储器(dynamic random access memory，dram)中非常重要的一项功能，具体关系到输出端口的输出阻抗是否准确，输入端口的终结电阻是否准确，这些参数的偏移会导致信号在传输过程中由于阻抗不匹配引起严重的失真，且信号频率越高，失真对信号造成的影响越大。

2、在jedec的封装定义中已经规定了lpddr5需要的zq校准电阻的个数，比如：对于dis315类芯片中具备一个zq校准电阻，对于pop496类芯片中具备两个zq校准电阻，由此可见，lpddr5中zq校准电阻的数量明显少于lpddr4中zq校准电阻的数量。

3、随着对lpddr容量的需求越来越高，导致在lpddr的一个封装体中，会放入越来越多的芯片，而每个芯片由于个体差异都需要进行单独的zq校准，尤其lpddr5的封装，zq校准电阻的数量比lpddr4中zq校准电阻的数量明显减少，需要更多的芯片共享一个zq，如何实现多芯片共享zq校准电阻进行zq校准，是当下亟待解决的技术问题。

技术实现思路

1、本公开实施例提供一种存储器器件和zq校准方法，通过设计一种新的控制电路，以实现理论上无数量限制的多芯片共享zq校准电阻。

2、本公开一实施例提供了一种存储器器件，包括：两个校准电阻接口，且两个校准电阻接口连接同一zq校准电阻；共同连接至zq校准电阻的第一主芯片、多个级联的第一从芯片、第二主芯片和多个级联的第二从芯片；第一主芯片、第一从芯片、第二主芯片和第二从芯片设置有第一传输端和第二传输端，第一传输端和第二传输端用于传输zq标志信号；其中，第一主芯片的第二传输端连接第一级第一从芯片的第一传输端，每一级第一从芯片的第二传输端连接下一级第一从芯片的第一传输端，第二主芯片的第二传输端连接第一级第二从芯片的第一传输端，每一级第二从芯片的第二传输端连接下一级第二从芯片的第一传输端；第一主芯片和第二主芯片中设置有第一信号接收器，第一从芯片和第二从芯片中设置有第二信号接收器；识别模块，用于识别第一主芯片和第二主芯片中，其中一者作为优先校准芯片，另一者作为延迟校准芯片，与优先校准芯片级联的第一从芯片或第二从芯片为主从芯片，与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片；在命令模式下，第一信号接收器用于通过zq信号端接收存储器提供的zq校准命令，或通过zq信号端接收zq校准命令后对zq校准命令进行延迟处理，优先校准芯片基于zq校准命令开始校准，延迟校准芯片基于延迟后的zq校准命令开始校准，第一主芯片和第二主芯片完成校准后通过第二传输端发送zq标志信号，zq标志信号表征当前芯片已利用校准电阻进行校准；第二信号接收器用于通过第一传输端接收zq标志信号，主从芯片和次从芯片基于zq标志信号开始校准，当前主从芯片和次从芯片完成校准后通过第二传输端发送zq标志信号，直至所有第一从芯片或第二从芯片完成校准。

3、本实施例提供的存储器器件中，将通过第一校准接口进行校准的多个芯片配置为一个第一主芯片和多个第一从芯片；将通过第二校准接口进行校准的多个芯片配置为一个第二主芯片和多个第二从芯片；通过识别模块识别第一主芯片和第二主芯片中的优先校准芯片和延迟校准芯片，且与优先校准芯片级联的第一从芯片或第二从芯片为主从芯片，与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片；优先校准芯片基于存储器提供的zq校准命令利用校准电阻进行zq校准，延迟校准芯片基于存储器提供的zq校准命令，在一定延迟后利用校准电阻进行zq校准，当优先校准芯片和延迟校准芯片利用完校准电阻进行zq校准后，向主从芯片和次从芯片发送zq标志信号，主从芯片和次从芯片依次基于zq标志信号，利用zq校准电阻进行zq校准，从而实现理论上无数量限制的多芯片共享zq校准电阻进行zq校准。

4、另外，最后一级第一从芯片的第二传输端连接第一主芯片的第一传输端；最后一级第二从芯片的第二传输端连接第二主芯片的第一传输端。当第一主芯片接收到zq标志信号，则证明所有第一从芯片已完成zq校准；当第二主芯片接收到zq标志信号，则证明所有第二从芯片已完成zq校准，存储器可进行下一步操作。

5、另外，延迟校准芯片还包括第三传输端，第三传输端在后台模式下开启，用于接收zq标志信号，第三传输端连接最后一级主从芯片的第二传输端；识别模块被配置为，在进入后台模式前，识别优先校准芯片和延迟校准芯片；在后台模式下，第一信号接收器用于通过zq信号端接收存储器提供的时钟信号或上电信号，优先校准芯片基于时钟信号或上电信号开始校准，优先校准芯片完成校准后通过第二传输端发送zq标志信号；主从芯片、延迟校准芯片和次从芯片基于zq标志信号开始校准。

6、另外，优先校准芯片还包括：第四传输端，第四传输端在后台模式下开启，用于接收zq标志信号，第四传输端连接最后一级次从芯片的第二传输端。当优先校准芯片接收到zq标志信号，则证明所有从芯片在后台模式下已完成zq校准，存储器可进行下一步操作。

7、另外，第一信号接收器，包括：第一选择器，一输入端用于接收zq校准命令，另一输入端用于接收zq校准命令后对zq校准命令进行延迟处理，选择端用于接收优先校准标识信号或延迟校准标识信号；第一选择器被配置为，基于优先校准标识信号输出zq校准命令，或基于延迟校准标识信号输出延迟后的zq校准命令；第一与门，一输入端连接第一选择器的输出端，另一输入端用于接收命令指示信号，命令指示信号用于表征存储器工作在命令模式；第二选择器，一输入端用于接收时钟信号或上电信号，另一输入端用于接收通过第三传输端传输的zq标志信号，选择端用于接收优先校准标识信号和延迟校准标识信号；第二选择器被配置为，基于优先校准标识信号输出时钟信号或上电信号，或基于延迟校准标识信号输出zq标志信号；第二与门，一输入端连接第二选择器的输出端，另一输入端用于接收后台指示信号，后台指示信号用于表征存储器工作在后台模式；第一输入选择器，第一输入端连接第一与门的输出端，第二输入端连接第二与门的输出端，第一选择端用于接收命令指示信号或后台指示信号，第一输出端用于输出第一内部校准信号，第一内部校准信号用于指示优先校准芯片或延迟校准芯片进行校准；其中，第一输入选择器被配置为，基于命令指示信号，将第一输入端连接至第一输出端，或基于后台指示信号，将第二输入端连接至第一输出端；第二信号接收器，包括：第三与门，一输入端用于接收zq标志信号，另一输入端用于接收第一指示信号，第一指示信号用于表征当前芯片为第一从芯片或第二从芯片，输出端用于输出第二内部校准信号，第二内部校准信号用于指示第一从芯片和第二从芯片进行校准。

8、另外，第一主芯片和第二主芯片还包括第二信号接收器，从芯片还包括第一信号接收器；第一主芯片、第一从芯片、第二主芯片和第二从芯片，还包括：第二输入选择器，第三输入端用于接收第一内部校准命令，第四输入端用于接收第二内部校准命令，第二选择端用于接收第一指示信号或第二指示信号，第二指示信号用于表征当前芯片为优先校准芯片或延迟校准芯片，第二输出端用于输出第一内部校准命令和第二内部校准命令；其中，第三输入选择器被配置为，基于第一指示信号，将第四输入端连接至第二输出端，或基于第二指示信号，将第三输入端连接至第二输出端。

9、另外，识别模块集成于第一主芯片或第二主芯片中；识别模块被配置为，在第一时钟周期中，检测另一主芯片是否处于zq校准状态；若另一主芯片处于zq校准状态，则识别模块将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若另一主芯片未处于zq校准状态，则识别模块将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。

10、另外，在将当前主芯片设置为优先校准芯片之前，识别模块还被配置为，在第二时钟周期中，检测校准电阻接口处的电平是否高于第一预设值；若校准电阻接口处的电平低于第一预设值，则识别模块将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第一预设值，则识别模块将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。

11、另外，在将当前主芯片设置为优先校准芯片之前，识别模块还被配置为，在第三时钟周期中，打开当前主芯片的zq校准模块中的下拉晶体管，并检测校准电阻接口处的电平是否低于第二预设值；若校准电阻接口处的电平低于第二预设值，则识别模块将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第二预设值，则识别模块将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。

12、另外，在将当前主芯片设置为优先校准芯片之前，识别模块还被配置为，在第四时钟周期中，关闭当前主芯片的zq校准模块中的下拉晶体管，并检测校准电阻接口处的电平是否高于第一预设值；若校准电阻接口处的电平低于第一预设值，则识别模块将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第一预设值，则识别模块将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。

13、本公开另一实施例提供了一种zq校准方法，应用于上述实施例提供的存储器器件，包括：识别第一主芯片和第二主芯片中的优先校准芯片和延迟校准芯片，并将与优先校准芯片级联的第一从芯片或第二从芯片作为主从芯片，将与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片；在命令模式下，获取存储器器件外部施加的zq校准命令；响应于zq校准命令，对优先校准芯片执行第一校准操作；在第一校准操作完成后，将zq标志信号传输至第一级主从芯片，同时对优先校准芯片执行第二校准操作；响应于zq标志信号，对第一级主从芯片执行第一校准操作；在第一级主从芯片的第一校准操作完成后，将zq标志信号传输至下一级主从芯片，同时对第一级主从芯片执行第二校准操作，直至最后一级主从芯片完成第一校准操作；对最后一级主从芯片完成第二校准操作；响应于延迟后的zq校准命令，对延迟校准芯片执行第一校准操作；在第一校准操作完成后，将zq标志信号传输至第一级次从芯片，同时对延迟校准芯片执行第二校准操作；响应于zq标志信号，对第一级次从芯片执行第一校准操作；在第一级次从芯片的第一校准操作完成后，将zq标志信号传输至下一级次从芯片，同时对第一级次从芯片执行第二校准操作，直至最后一级次从芯片完成第一校准操作；对最后一级次从芯片完成第二校准操作。

14、另外，识别第一主芯片和第二主芯片中的优先校准芯片和延迟校准芯片，并将与优先校准芯片级联的第一从芯片或第二从芯片作为主从芯片，将与延迟校准芯片级联的第一从芯片或第二从芯片为次从芯片；在后台模式下，响应于zq校准命令，对优先校准芯片执行第一校准操作；在第一校准操作完成后，将zq标志信号传输至第一级主从芯片，同时对优先校准芯片执行第二校准操作；响应于zq标志信号，对第一级主从芯片执行第一校准操作；在第一级主从芯片的第一校准操作完成后，将zq标志信号传输至下一级主从芯片，同时对第一级主从芯片执行第二校准操作，直至最后一级主从芯片完成第一校准操作；将zq标志信号传输至延迟校准芯片，同时对最后一级主从芯片执行第二校准操作；响应于zq标志信号，对延迟校准芯片执行第一校准操作；在第一校准操作完成后，将zq标志信号传输至第一级次从芯片，同时对延迟校准芯片执行第二校准操作；响应于zq标志信号，对第一级次从芯片执行第一校准操作；在第一级次从芯片的第一校准操作完成后，将zq标志信号传输至下一级次从芯片，同时对第一级次从芯片执行第二校准操作，直至最后一级次从芯片完成第一校准操作；对最后一级次从芯片完成第二校准操作。

15、另外，在进入后台模式之前，识别优先校准芯片和延迟校准芯片，包括：在第一时钟周期中，检测另一主芯片是否处于zq校准状态；若另一主芯片处于zq校准状态，则将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若另一主芯片未处于zq校准状态，则将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。

16、另外，在将当前主芯片设置为优先校准芯片之前，还包括：在第二时钟周期中，检测校准电阻接口处的电平是否高于第一预设值；若校准电阻接口处的电平高于第一预设值，则将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平低于第一预设值，则将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。

17、另外，在将当前主芯片设置为优先校准芯片之前，还包括：在第三时钟周期中，打开当前主芯片的zq校准模块中的下拉晶体管，并检测校准电阻接口处的电平是否低于第二预设值；若校准电阻接口处的电平低于第二预设值，则将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平高于第二预设值，则将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。

18、另外，在将当前主芯片设置为优先校准芯片之前，还包括：在第四时钟周期中，关闭当前主芯片的zq校准模块中的下拉晶体管，并检测校准电阻接口处的电平是否高于第一预设值；若校准电阻接口处的电平高于第一预设值，则将当前主芯片设置为延迟校准芯片，将另一主芯片设置为优先校准芯片；若校准电阻接口处的电平低于第一预设值，则将当前主芯片设置为优先校准芯片，将另一主芯片设置为延迟校准芯片。