单环、双环存储器器件和ZQ校准方法与流程

本公开涉及半导体电路设计领域，特别涉及一种单环、双环存储器器件和zq校准方法。

背景技术：

1、zq校准是动态随机存取存储器(dynamic random access memory，dram)中非常重要的一项功能，具体关系到输出端口的输出阻抗是否准确，输入端口的终结电阻是否准确，这些参数的偏移会导致信号在传输过程中由于阻抗不匹配引起严重的失真，且信号频率越高，失真对信号造成的影响越大。

2、在jedec的封装定义中已经规定了lpddr5需要的zq校准电阻的个数，比如：对于dis315类芯片中具备一个zq校准电阻，对于pop496类芯片中具备两个zq校准电阻，由此可见，lpddr5中zq校准电阻的数量明显少于lpddr4中zq校准电阻的数量。

3、随着对lpddr容量的需求越来越高，导致在lpddr的一个封装体中，会放入越来越多的芯片，而每个芯片由于个体差异都需要进行单独的zq校准，尤其lpddr5的封装，zq校准电阻的数量比lpddr4中zq校准电阻的数量明显减少，需要更多的芯片共享一个zq，如何实现多芯片共享zq校准电阻进行zq校准，是当下亟待解决的技术问题。

技术实现思路

1、本公开实施例提供一种单环、双环存储器器件和zq校准方法，通过设计一种新的控制电路，以实现理论上无数量限制的多芯片共享zq校准电阻。

2、本公开实施例提供了一种单环存储器器件，应用于单个校准电阻的存储器器件，包括：主芯片和多个级联的从芯片，主芯片和从芯片共同连接至同一校准电阻；主芯片和从芯片设置有第一传输端和第二传输端，第一传输端和第二传输端用于传输zq标志信号；其中，主芯片的第二传输端连接第一级从芯片的第一传输端，每一级从芯片的第二传输端连接下一级从芯片的第一传输端；主芯片中设置有第一信号接收器，从芯片中设置有第二信号接收器；第一信号接收器用于通过zq信号端接收存储器提供的zq校准命令，主芯片基于zq校准命令开始校准，主芯片完成校准后通过第二传输端发送zq标志信号，zq标志信号表征当前芯片已利用校准电阻进行校准；第二信号接收器用于通过第一传输端接收zq标志信号，从芯片基于zq标志信号开始校准，当前从芯片完成校准后通过第二传输端发送zq标志信号。

3、本实施例提供的单环存储器器件中，将多个芯片配置为一个主芯片和多个从芯片，主芯片基于存储器提供的zq校准命令利用校准电阻进行zq校准，当主芯片利用完校准电阻进行zq校准后，向级联的从芯片发送zq标志信号，级联的从芯片依次基于zq标志信号，利用校准电阻进行zq校准，从而实现理论上无数量限制的多芯片共享zq校准电阻进行zq校准。

4、另外，最后一级从芯片的第二传输端连接主芯片的第一传输端，当最后一级从芯片完成zq校准后，最后一级从芯片生成的zq标志信号传输至主芯片，当主芯片接收到zq标志信号，则证明所有芯片已完成zq校准，存储器可进行下一步操作，通过最后一级从芯片向主芯片回传zq标志信号，提示所有芯片已完成zq校准，便于存储器电路和信号时序的设计。

5、另外，第一信号接收器，包括：第一与门，一输入端用于接收zq校准命令，另一输入端用于接收命令指示信号，命令指示信号用于表征存储器工作在命令模式；第二与门，一输入端用于接收时钟信号或上电信号，另一输入端用于接收后台指示信号，后台指示信号用于表征存储器工作在后台模式；第一输入选择器，第一输入端连接第一与门的输出端，第二输入端连接第二与门的输出端，第一选择端用于接收命令指示信号或后台指示信号，第一输出端用于输出第一内部校准信号，第一内部校准信号用于指示主芯片进行校准；其中，第一输入选择器被配置为，基于命令指示信号，将第一输入端连接至第一输出端，或基于后台指示信号，将第二输入端连接至第一输出端；第二信号接收器，包括：第三与门，一输入端用于接收zq标志信号，另一输入端用于接收第一指示信号，第一指示信号用于表征当前芯片为从芯片，输出端用于输出第二内部校准信号，第二内部校准信号用于指示从芯片进行校准。

6、另外，主芯片还包括第二信号接收器，从芯片还包括第一信号接收器；主芯片和从芯片，还包括：第二输入选择器，第三输入端连接第一输出端，第四输入端连接第三与门的输出端，第二选择端用于接收第一指示信号或第二指示信号，第二指示信号用于表征当前芯片为主芯片，第二输出端用于输出第一内部校准命令和第二内部校准命令；其中，第二输入选择器被配置为，基于第一指示信号，将第四输入端连接至第二输出端，或基于第二指示信号，将第三输入端连接至第二输出端。

7、另外，主芯片和从芯片被封装在同一存储器器件中。

8、另外，主芯片和部分从芯片被封装在不同存储器器件中，其中，封装在不同存储器器件中的第一传输端和第二传输端之间的连接，通过存储器器件之间的有线或无线互联设置。

9、另外，主芯片和从芯片基于2列n/2行的阵列形式设置，且主芯片设置在第1列第n/2行的阵列位置，n-1为从芯片的数量，且n为偶数。

10、本公开实施例还提供了一种双环存储器器件，应用于两个校准电阻的存储器器件，包括：zq校准命令包括第一zq校准命令和第二zq校准命令；第一主芯片、多个级联的第一从芯片、第二主芯片和多个级联的第二从芯片，第一主芯片和第一从芯片共同连接至第一校准电阻，第二主芯片和第二从芯片共同连接至第二校准电阻；第一主芯片、第一从芯片、第二主芯片和第二从芯片设置有第一传输端和第二传输端，第一传输端和第二传输端用于传输zq标志信号，第一主芯片和第一从芯片的第一传输端和第二传输端用于传输第一zq标志信号，第二主芯片和第二从芯片的第一传输端和第二传输端用于传输第二zq标志信号；其中，第一主芯片的第二传输端连接第一级第一从芯片的第一传输端，每一级第一从芯片的第二传输端连接下一级第一从芯片的第一传输端，第二主芯片的第二传输端连接第一级第二从芯片的第一传输端，每一级第二从芯片的第二传输端连接下一级第二从芯片的第一传输端；第一主芯片和第二主芯片中设置有第一信号接收器，第一从芯片和第二从芯片中设置有第二信号接收器；第一信号接收器用于通过zq信号端接收存储器提供的zq校准命令，第一主芯片和第二主芯片基于zq校准命令开始校准，第一主芯片完成校准后通过第二传输端发送第一zq标志信号，第二主芯片完成校准后通过第二传输端发送第二zq标志信号，第一zq标志信号和第二zq标志信号表征当前芯片已利用校准电阻进行校准；第二信号接收器用于通过第一传输端接收第一zq标志信号或第二zq标志信号，第一从芯片基于第一zq标志信号开始校准，第一从芯片完成校准后通过第二传输端发送第一zq标志信号，第二从芯片基于第二zq标志信号开始校准，第二从芯片完成校准后通过第二传输端发送第二zq标志信号。

11、本实施例提供的双环存储器器件中，将多个芯片配置为一个第一主芯片、多个第一从芯片、一个第二主芯片和多个第二从芯片，其中，第一主芯片和多个第一从芯片采用第一校准电阻进行zq校准，第二主芯片和多个第二从芯片采用第二校准电阻进行zq校准，主芯片基于存储器提供的zq校准命令利用校准电阻进行zq校准，当主芯片利用完校准电阻进行zq校准后，向级联的从芯片发送zq标志信号，级联的从芯片依次基于zq标志信号，利用校准电阻进行zq校准，从而实现理论上无数量限制的多芯片共享zq校准电阻进行zq校准。

12、另外，最后一级第一从芯片的第二传输端连接第一主芯片的第一传输端，最后一级第二从芯片的第二传输端连接第二主芯片的第一传输端。

13、另外，第二从芯片的数量＝第一从芯片的数量；第一主芯片和第一从芯片基于1列n行的第一阵列形式设置，且第一主芯片设置在第n行的位置；第二主芯片和第二从芯片基于1列n行的第二阵列形式设置，且第二主芯片设置在第n/2行的位置；n-1为第一从芯片的数量。

14、本公开实施例还提供了一种zq校准方法，应用于上述实施例提供的单环存储器器件，包括：在命令模式下，获取存储器器件外部施加的zq校准命令；响应于zq校准命令，对主芯片执行第一校准操作；在第一校准操作完成后，将zq标志信号传输至第一级从芯片，同时对主芯片执行第二校准操作；响应于zq标志信号，对第一级从芯片执行第一校准操作；在第一级从芯片的第一校准操作完成后，将zq标志信号传输至下一级从芯片，同时对第一级从芯片执行第二校准操作，直至最后一级从芯片完成第一校准操作；对最后一级从芯片完成第二校准操作。

15、另外，对最后一级从芯片完成第二校准操作的同时，还包括：将zq标志信号传输至主芯片。

16、另外，第一校准操作是生成上拉校准码的上拉校准操作和生成下拉校准码的下拉校准操作中的一个，第二校准操作是上拉校准操作和下拉校准操作的另一个。

17、本公开实施例还提供了一种zq校准方法，应用于上述实施例提供的双环存储器器件，包括：在命令模式下，获取存储器器件外部施加的第一zq校准命令和第二zq校准命令；响应于第一zq校准命令，对第一主芯片执行第一校准操作；在第一校准操作完成后，将第一zq标志信号传输至第一级第一从芯片，同时对第一主芯片执行第二校准操作；响应于第一zq标志信号，对第一级第一从芯片执行第一校准操作；在第一级第一从芯片的第一校准操作完成后，将第一zq标志信号传输至下一级第一从芯片，同时对第一级第一从芯片执行第二校准操作，直至最后一级第一从芯片完成第一校准操作；对最后一级第一从芯片完成第二校准操作；响应于第二zq校准命令，对第二主芯片执行第一校准操作；在第一校准操作完成后，将第二zq标志信号传输至第一级第二从芯片，同时对第二主芯片执行第二校准操作；响应于第二zq标志信号，对第一级第二从芯片执行第一校准操作；在第一级第二从芯片的第一校准操作完成后，将第二zq标志信号传输至下一级第二从芯片，同时对第一级第二从芯片执行第二校准操作，直至最后一级第二从芯片完成第一校准操作；对最后一级第二从芯片完成第二校准操作。

18、另外，第一主芯片的第一校准操作和第二主芯片的第一校准操作同时执行。