一种超低功耗的静态随机存取存储器单元

本发明属于静态随机存取存储器单元的电路，具体涉及一种超低功耗的静态随机存取存储器单元电路。

背景技术：

1、随着智能物联网，手机和其他移动设备的发展，设计低功耗的片上系统(systemon chip,soc)成为迫切需要。在soc中，静态随机存取存储器(static random accessmemory,sram)作为主要的存储模块，占整个soc功耗的很大部分，包括数据读取时的动态功耗以及待机时的静态功耗。因此设计低功耗的sram是十分重要的。

2、tfet是一个三端的晶体管，与mosfet不同，其本质是一个反偏的pin结，依靠带带隧穿机制导通，因此在室温下可以突破60mv/dec的亚阈值斜率，能够实现比mosfet低1到2个数量级的超低关态电流并且受短沟道效应的影响很小。不仅如此，tfet还具有和传统cmos工艺兼容的优势，可以利用晶圆代工厂中的标准cmos工艺制造互补隧穿场效应管(ctfet)，并且将ctfet和cmos集成在单片上。

3、tfet应用在存储单元电路中时会面临两个问题：单向导电性和p-i-n电流。为了解决这两个问题，现有的tfet存储单元电路采用串联门管的方式，然而这会导致串联电流衰减，使得单元电路的读写延迟增加，噪声容限下降，同时增大电路面积，难以满足实际应用要求。因此需要设计一种新型的tfet静态随机存取存储器单元，在保持低功耗特性的同时，提升其读写能力，减小读写延迟，提高噪声容限，同时尽可能减小电路面积。

技术实现思路

1、为解决以上问题，本发明提出了一种超低功耗的静态随机存取存储器单元。

2、本发明提供的技术方案如下：

3、一种静态随机存取存储器单元电路包括：双反相器子电路、第一写缓冲子电路、第二写缓冲子电路和读缓冲子电路。双反相器子电路作为存储单元，通过交叉耦合实现对数据的锁存操作，所述第一写缓冲子电路采用一nmos，该nmos的栅端与写字线连接，漏端与双反相器子电路的第一存储节点q连接，源端与第一写位线连接，第一写缓冲子电路与第一写位线和双反相器子电路连接，由写字线控制通断，实现对存储单元的写操作；所述第二写缓冲子电路采用一nmos；该nmos的栅端与写字线连接，漏端与第二存储节点qb连接，源端与双反相器子电路的第二写位线连接；第二写缓冲子电路与第二写位线和双反相器子电路连接，由写字线控制通断，实现对存储单元的写操作；读缓冲子电路与读位线和双反相器子电路连接，由读字线控制通断，实现对存储单元的读操作。

4、所述双反相器子电路包括第一ptfet、第二ptfet、第一ntfet和第二ntfet；所述第一ptfet、第二ptfet的源端均连接工作电压，第一ntfet、第二ntfet的源端均接地；所述第一ptfet的漏端、第一ntfet的漏端、第二ptfet的栅端和第二ntfet的栅端均与第一存储节点连接；所述第二ptfet的漏端、第二ntfet的漏端、第一ptfet的栅端和第一ntfet的栅端均与第二存储节点连接；

5、所述读缓冲子电路包括第三ntfet和第三nmos，第三ntfet的栅端与读字线连接，漏端与读位线连接，源端与第三nmos的漏端连接，第三nmos的栅端与第二存储节点连接，漏端与第三ntfet的源端连接，源端接地。

6、本发明的优点在于：

7、本发明使用单个nmos作为写缓冲子电路，相比于传统tfet sram单元电路从根本上避免了tfet单向导通、正向p-i-n电流和串联电流衰减的问题，减小了写延迟，提高了噪声容限。相比于mosfet sram单元电路，利用tfet关断电流小，电流开关比大的特性减小了电路功耗，提高了噪声容限。

技术特征：

1.一种静态随机存取存储器单元，其特征在于，包括双反相器子电路、第一写缓冲子电路、第二写缓冲子电路和读缓冲子电路，双反相器子电路作为存储单元，通过交叉耦合实现对数据的锁存操作，所述第一写缓冲子电路采用一nmos，该nmos的栅端与写字线连接，漏端与双反相器子电路的第一存储节点q连接，源端与第一写位线连接，第一写缓冲子电路与第一写位线和双反相器子电路连接，由写字线控制通断，实现对存储单元的写操作；所述第二写缓冲子电路采用一nmos；该nmos的栅端与写字线连接，漏端与第二存储节点qb连接，源端与双反相器子电路的第二写位线连接；第二写缓冲子电路与第二写位线和双反相器子电路连接，由写字线控制通断，实现对存储单元的写操作；读缓冲子电路与读位线和双反相器子电路连接，由读字线控制通断，实现对存储单元的读操作。

2.如权利要求1所述的静态随机存取存储器单元，其特征在于，所述双反相器子电路包括第一ptfet、第二ptfet、第一ntfet和第二ntfet；所述第一ptfet、第二ptfet的源端均连接工作电压，第一ntfet、第二ntfet的源端均接地；所述第一ptfet的漏端、第一ntfet的漏端、第二ptfet的栅端和第二ntfet的栅端均与第一存储节点连接；所述第二ptfet的漏端、第二ntfet的漏端、第一ptfet的栅端和第一ntfet的栅端均与第二存储节点连接。

3.如权利要求1所述的静态随机存取存储器单元，其特征在于，所述读缓冲子电路包括第三ntfet和第三nmos，第三ntfet的栅端与读字线连接，漏端与读位线连接，源端与第三nmos的漏端连接，第三nmos的栅端与第二存储节点连接，漏端与第三ntfet的源端连接，源端接地。

技术总结本发明公开了一种超低功耗的静态随机存取存储器单元，该单元电路包括双反相器子电路、第一写缓冲子电路、第二写缓冲子电路和读缓冲子电路，双反相器子电路作为存储单元，通过交叉耦合实现对数据的锁存操作，所述第一写缓冲子电路和第二写缓冲子电路均采用一NMOS，第一写缓冲子电路与第一写位线和双反相器子电路连接，由写字线控制通断，实现对存储单元的写操作；第二写缓冲子电路与第二写位线和双反相器子电路连接，由写字线控制通断，实现对存储单元的写操作。本发明使用单个NMOS作为写缓冲子电路，相比于传统TFET SRAM从根本上避免TFET单向导通、正向p‑i‑n电流和串联电流衰减问题，减小了写延迟，提高了噪声容限。技术研发人员：黄芊芊,魏仁杰,王凯枫,周盈希,黄如受保护的技术使用者：北京大学技术研发日：技术公布日：2024/1/15