突发访问存储器和操作突发访问存储器的方法与流程

本公开涉及一种具有用于改善访问速度和/或功耗的内部机制和结构的突发访问存储器。

背景技术：

1、存储器(例如静态随机存取存储器(sram))广泛用于集成电路中，并且可以在数字设计中(例如，在数字asic(专用集成电路)中)占关键定时路径的重要部分。sram存储器的典型存储器单元是由六个mosfet组成的六晶体管(6t)存储器单元。每个位存储在形成两个交叉耦合反相器的四个晶体管上。除了四个晶体管之外，两个交叉耦合反相器通过两个另外的存取晶体管连接到位线和反相位线，所述两个另外的存取晶体管由标准单端口6tsram单元中的公共字线控制。存在其他类型的sram单元。

2、sram中的存储器单元通常使用地址来访问，所述地址被解码以馈送或访问适当的字线和位线。访问存储器所花费的时间通常是电路设计中的限制因素，其需要以越来越高的频率进行时钟控制。如果存储器输出数据所花费的时间大于电路操作的时钟周期，则设计者可以降低设计的时钟频率，这可能具有性能影响，或者应用其他技术，例如将存储器分成若干较小的示例。加速存储器访问的一种技术是使用突发访问。对于突发访问，存储器将在给定地址处开始读取或写入，然后继续从连续地址读取数据或向连续地址写入数据。这可以节省一些解码时间。然而，采用突发访问可能不足以满足关于给定工艺技术的速度(时钟频率)和操作电压的设计目标。

3、因此，具有能够在相对于给定工艺技术的操作电压的较高时钟频率下操作的突发访问存储器将是有益的。

技术实现思路

1、本公开涉及一种具有改善的相对读取及写入速度的突发访问存储器。当访问存储器时，呈使能信号、地址和数据形式的外部命令需要被解码并传播到存储器阵列，在所述存储器阵列处需要执行访问。当读取数据时，数据需要通过位线、感测放大器和输出逻辑。当以非常高的速度操作时，用于访问的总信号路径通常是瓶颈。然而，在突发模式下，消除了由解码和位单元访问引起的延迟。本公开涉及存储器的突发访问的进一步改善。根据第一实施例，一种突发访问存储器包括：包括多个存储器宏的存储器阵列，每个存储器宏包括以行和列布置的存储器单元的阵列；其中每列中的存储器单元通过至少一个局部位线连接，所述存储器单元的阵列和所述局部位线限定所述存储器宏；多个全局位线和位线开关，其中每个全局位线可连接到所述存储器宏的若干对应的局部位线；控制器，所述控制器配置成通过生成对所述存储器宏的多个宏访问来调度所述突发访问存储器的突发访问，其中所述多个宏访问被调度成以相对于彼此的预定延迟开始，其中每个宏访问被划分为多个有序子操作，并且其中连续宏访问被引导到不同的存储器宏和不同的列，其中用于连续宏访问的数据布置在不同的存储器宏和不同的列中以匹配连续宏访问。新的宏访问可以被调度以在时钟信号的每个时钟周期开始，并且优选地，多个有序子操作被串行执行，其中每个子操作在时钟信号的每个周期开始。该上下文中的“时钟周期”可以被视为参考时钟或系统时钟。如本领域技术人员将理解的，如果有在不同频率上运行的其他时钟信号，则每个子操作不一定必须在每个周期上开始。作为示例，如果系统时钟以5ghz运行并且第二更快的时钟以10ghz运行，则子操作可以在10ghz时钟的每隔一个时钟周期开始。还可能的是，不同的子操作使用不同数量的时钟周期来执行。对于这样的实施例，突发访问存储器可以配置成考虑这样的差异。因此，开始的子操作的流程不必完全均匀地分布。可能的是，例如，与解码任务相关的子操作花费例如一个时钟周期，而与位线相关的子操作花费若干时钟周期。

2、对存储器宏的宏访问可以是读取或写入访问。在本公开的上下文中的突发可以是仅读取访问、仅写入访问或读取和写入访问的混合。作为示例，访问可以由交替的读取和写入访问(读取-写入-读取-写入等)组成。作为第二示例，访问可以由多个读取访问之后跟随多个写入访问(读取-读取-读取-读取-写入-写入-写入-写入等)组成。支持读取和写入访问两者的存储器应被视为贯穿本公开的一般选项。突发访问存储器还可以包括在存储器宏之间共享的输入和/或输出多路复用器。多个全局位线可以直接连接到输出多路复用器，如图1a中所示，或者连接到读取或写入电路，例如感测放大器，其连接到多路复用器，如图1b中所示。类似地，如果执行写入操作，则可以使用输入多路复用器或任何合适的逻辑来引导数据被写入右列，可选地通过缓冲器113，如图1c中所示。存储器宏可以被视为存储器的存储器单元的子集。因此存储器宏包括以行和列布置的存储器单元的阵列。存储器宏还可以包括用于列的局部位线，其中每列中的存储器单元通过至少一个局部位线连接。在本发明的上下文中，存储器宏不包括本地读/写缓冲器、感测放大器和缓冲器。若干存储器宏的一列的局部位线可以连接到由存储器宏共享的全局位线。通过使用该结构和调度，其中每个宏访问被划分为多个有序子操作，并且其中连续宏访问被引导到不同的存储器宏和不同的列，其中用于连续宏访问的数据布置在不同的存储器宏和不同的列中以匹配连续宏访问，实现了一种解决方案，其中多路复用和读出可以集中完成，例如如图1a中所示，其中感测放大器112相对于存储器阵列107布置在多路复用器111之后，给出读取操作示例。可以注意到，如本公开中所定义的“存储器宏”是没有读/写逻辑的存储器单元的阵列。存储器宏可以被称为“普通存储器宏”。因此当前公开的突发访问存储器的存储器宏可以共享相同的解码单元、感测放大器和/或任何其他读/写逻辑。可以说该实施例分解了存储器访问的关键路径。时钟信号(其可以是用于与输入和/或输出(i/o)相关的逻辑和/或存储器中的其它外围逻辑的时钟信号)可以是极高频率(例如至少1ghz，或至少2ghz，或至少5ghz，或至少10ghz)的时钟信号。在一个这样的时钟周期内，存储器单元本身的访问可能是不可能的。因此，控制器可以配置成生成对存储器宏的多个宏访问，其中每个宏访问的持续时间是若干时钟周期。因此宏访问可以被称为相对于i/o逻辑的快时钟信号的多周期宏访问。发明人已经认识到，多周期宏访问可以被划分为顺序执行的多个有序子操作。通过以相对于先前宏访问的预定延迟开始一次宏访问，这可以例如通过在快速时钟的每个时钟周期上开始新的宏访问来完成，使得与存储器阵列相关的功能的并行利用成为可能。操作原理和益处类似于流水线处理的操作原理和益处。尽管流水线在常规解决方案中已被应用于存储器访问，但是这已例如通过将关键路径拆分到地址解码级、访问级和输出级。然而，这没有解决存储器访问本身可能成为瓶颈的问题。在当前公开的突发访问存储器中，存储器访问的关键路径也被分解。这是通过使用多个存储器宏并将每个宏访问划分为与存储器单元的操作相关的多个有序子操作来完成的，例如，将电压电平施加到字线和位线、位线预充电、感测放大器的激活等步骤。在存储器阵列处的这种并行性的一个挑战是正在使用的一些硬件是活动的，可以由若干连续子操作使用。发明人已经认识到，存储器阵列中的数据的某些组织结合某些访问顺序可以解决这样的问题。根据第一实施例，存储器阵列被划分为多个存储器宏，每个存储器宏包括以行和列布置的存储器单元的阵列。连续多周期宏访问被引导到不同的存储器宏和不同的列，其中连续存储器访问的数据布置在不同的存储器宏和不同的列中以匹配连续访问。

3、在图2中提供了示例。可以看到，在时钟106上的第一上升边缘105上进行第一位单元1a的第一宏访问102。第一位单元101位于第一宏104和与一对位线关联的第一列103中。突发中的第二位单元2a(其通常将位于1a旁边)放置在第二存储器宏中的第二列103中。第二位单元2a的第二宏访问102'在时钟106上的第二上升边缘105'上进行。访问可以是读或写访问。对于读和写访问两者，宏访问可以在时间上重叠。

4、本公开还涉及一种操作包括多个存储器宏的突发访问存储器的方法，每个存储器宏包括以行和列布置的存储器单元的阵列，所述方法包括以下步骤：生成对所述存储器宏的多个宏访问，其中所述多个宏访问被调度成以相对于彼此的预定延迟开始，其中每个宏访问被划分为多个有序子操作，其中连续宏访问被引导到不同的存储器宏和不同的列，其中用于连续存储器访问的数据布置在不同的存储器宏和不同的列中以匹配连续宏访问。该方法可以在当前公开的突发访问存储器的任何实施例上执行。