累加电路的制作方法

本发明有关一种累加电路。

背景技术：

1、在存储器中，会因为在制造过程中的各种不理想因素而产生不佳存储器位元，因此最初设计存储器时，会利用内部的部分空间设置多余存储器位元，当存储器经由测试发现具有不佳存储器位元时，可以使用多余存储器位元取代这些不佳存储器位元，以发挥修复效能，提升存储器的制造良率。传统的修复存储器方式是在设计时加入多余列(rowredundancy)或多余行(column redundancy)的辅助电路，以在发现存储器中具有不佳存储器位元时，可以取代包含该不佳存储器位元的行或列。

2、然而，传统的方法是替换一整行或一整列的存储器位元，因此除了替换不佳存储器之外，也会替换一行或一列中的良好存储器位元，造成浪费。此外随着存储器尺寸缩小及存储器容量增大，存储器位元阵列密度随之提高，因此不佳存储器位元的数量也随之增多，设置多余行或多余列的空间需求也变多，导致若要配置足够的多余行或多余列的存储器位元进行替换，则所需额外的面积相当庞大。因此替换一整行或一整列的存储器位元的方式已不适用在小体积且大容量的存储器中。相对于传统方法，本发明使用位元取代位元方法，在与传统方法具有相同或更少多余存储器的情况下，达成更有效率的修补效果。

技术实现思路

1、本发明的目的之一，在于提出一种累加电路根据本发明，一种累加电路包括：一信号检测器及计数器；以及多个基本电路，连接信号检测器及计数器，分别接收多个信号；其中，所述多个基本电路的第m个基本电路所接收的信号为第一准位时，所述第m个基本电路提供一预设的反应资料至所述信号检测器及计数器，使所述信号检测器及计数器的计数值增加以累计具有第一准位的信号的数量。

2、相对于传统方法，本发明的累加电路可利用简单的逻辑门来实现，故本发明的累加电路的面积较小且处理速度较快。

技术特征：

1.一种累加电路，其特征在于，包括：

2.根据权利要求1所述的累加电路，其特征在于，其中，所述多个基本电路包括多个与非门或或非门。

3.根据权利要求1所述的累加电路，其特征在于，其中，所述多个基本电路包括mos晶体管。

技术总结本发明提供一种累加电路，其中包括：一信号检测器及计数器；以及多个基本电路，连接信号检测器及计数器，分别接收多个信号；其中，所述多个基本电路的第M个基本电路所接收的信号为第一准位时，所述第M个基本电路提供一预设的反应资料至所述信号检测器及计数器，使所述信号检测器及计数器的计数值增加以累计具有第一准位的信号的数量。技术研发人员：林金溪受保护的技术使用者：珠海南北极科技有限公司技术研发日：技术公布日：2024/2/21