移位累加的数字存内计算系统的制作方法

本发明涉及移位累加器的，具体地，涉及移位累加的数字存内计算系统。

背景技术：

1、随着人工智能(artificial intelligent,ai)和物联网(internet of things,iot)应用的快速发展，中央处理器(cpu)和存储电路(memory)之间需要经由有限的总线带宽进行频繁且大量的数据传输，这也被公认为目前传统的冯诺依曼架构体系中的最大的瓶颈。深度神经网络作为目前在人工智能领域中应用于图像识别的最成功的算法之一，它需要对输入特征数据和权重数据做大量的读写，乘法和加法运算。这也意味着需要更大数目的数据传输和更多的能量消耗。值得注意的是，在不同的ai任务下，读写数据所消耗的能量远远大于计算数据的能量。如在基于传统的冯诺依曼架构的深度神经网络处理器中，不管是输入特征数据(input activation)还是权重数据(weight)，都需要先存储在对应的存储器单元中，然后经由总线送到对应的数字运算单元进行乘加(multiplicaitonandcomputation,mac)的运算，最后再把运算结果读出。由于有限的存储器读取接口(memoryinterface)数目，权重数据的读取带宽(单位周期所能读取到的权重的数目)没办法做到很高，从而限制了单位周期所进行的mac运算数目，进一步地，系统整体的吞吐量(throughput)也将收到很大的影响。

2、在公告号为cn112711394b的专利文献中公开了一种基于数字域存内计算的电路，其中，该电路包括：计算存储单元阵列，其中，计算存储单元包括一一对应的预设数量个数据存储单元和预设数量个单比特乘法器；加法树，用于将各个计算存储单元输出的乘积数据累加，得到累加结果；多比特输入转换单元，用于将加法树输出的、对应于输入特征数据包括的各个单比特位的累加结果转换为多比特输入特征数据和多比特权重数据的乘加结果。该专利文献为了实现累加功能，在阵列中引入了加法器树，产生了巨大的面积和功耗开销。

3、因此，需要提出一种新的技术方案以改善上述技术问题。

技术实现思路

1、针对现有技术中的缺陷，本发明的目的是提供一种移位累加的数字存内计算系统。

2、根据本发明提供的一种移位累加的数字存内计算系统，包括：存算单元、灵敏放大器和移位累加器；

3、所述存算单元与灵敏放大器相连接，所述灵敏放大器与移位累加器相连接；

4、所述存算单元的输入信号通路il和计算通路cl共用；所述存算单元共用时序控制信号t_sw；所述灵敏放大器的放大结果送给移位累加器。

5、优选地，所述存算单元由6管sram单元、nmos管n1、nmos管n2和nmos管n3组成；nmos管n1和nmos管n2组成一个下拉通路，其中nmos管n1的栅极与6管sram单元中的数据存储节点连接，nmos管n2的栅极通过nmos管n3与输入信号序列端口input相连；nmos管n3的栅极由时序控制信号t_sw控制，6管sram单元的结构和工作原理以及字线wl和位线对bl，blb的连接与工作方式与现在通用的方案相同。

6、优选地，所述6管sram单元中在计算阶段前写入权重数据，计算阶段开始前，首先计算通路cl预充电，此时t_sw导通，如果该周期对应的输入信号为1，则对应一个高电平，nmos管n2导通，若此时6管sram单元内存储的数据也为1，则nmos管n1和nmos管n2组成的下拉通路导通，cl上完成一次放电，这次放电代表完成一次1*1＝1的乘法运算。

7、优选地，所述灵敏放大器采用sram阵列中通用的结构，在sen信号置高的阶段对数据进行采样，并在随后的置低的阶段对信号相较于vref的差放大并进行锁存，直到下一次采样。

8、优选地，所述移位累加器对每次输入进来的数据进行分次的流水线式累加，并且每次根据数据的高低位进行移位，对一个n bit输入的数进行乘累加，需要n个计算周期，移位累加器在最后一个计算周期输出最后的累加结果。

9、优选地，所述t_sw为时序控制信号。

10、优选地，所述sen为灵敏放大器sa的采样使能信号，vref为放大参考电压。

11、优选地，还包括pre_ch信号、in_sw信号和aen信号；pre_ch信号控制整列的计算通路cl的预充电；in_sw信号控制输入信号bit位是否参与计算，如果关闭，则忽略该bit贡献的精度；aen信号为移位累加器的采样使能信号。

12、优选地，所述计算步骤为：

13、步骤s1：pre_ch信号拉低，计算通路预充电；

14、步骤s2：pre_ch信号拉高，预充电结束，t_sw和in_sw拉高，input端口上的输入信号有效；在第一个计算周期，input端口上为输入数据的最低位，cim-cell进行计算；

15、步骤s3：t_sw和in_sw拉低，计算结束，此时sen拉高，灵敏放大器对计算通路cl上的放电情况进行采样；

16、步骤s4：sen拉低，灵敏放大器采样结束并放大，稳定并锁存输出信号；

17、步骤s5：第一个计算周期结束，下一个计算周期的内，重复步骤s1和步骤s2，同时aen拉高，移位累加器采样sa上的信号；

18、步骤s6：进入第二个计算周期的步骤s3和步骤s4，同时移位累加器对第一个计算周期的采样结果进行累加。

19、优选地，所述wl为sram的字线，bl和blb为sram的位线，用于cim-cell的读写，其用法与通用的sram相同：wl控制读写通路的通断，bl和blb为读写通路，用于写入或读出信号。

20、与现有技术相比，本发明具有如下的有益效果：

21、1、本发明通过单bit输入序列计算通路结合灵敏放大器的计算结构，相比模拟域存内计算，这样数字域的存内计算可以减少精度损失；

22、2、本发明的in_sw输入时序控制通路，实现了计算精度的可配置，同时降低了功耗；

23、3、本发明结合移位累加器的计算逻辑，可以实现流水线计算，解决了存内计算每次延时较长的问题；

24、4、本发明的计算通路和读写通路解耦合的结构，解决了计算期间容易对内部数据意外改写的问题；

25、5、本专发明通过引入移位累加器，通过时分复用的方法，省略了加法器树，提供了更小的面积和功耗开销，同时也避免了读干扰写问题。

技术特征：

1.一种移位累加的数字存内计算系统，其特征在于，包括：存算单元、灵敏放大器和移位累加器；

2.根据权利要求1所述的移位累加的数字存内计算系统，其特征在于，所述存算单元由6管sram单元、nmos管n1、nmos管n2和nmos管n3组成；nmos管n1和nmos管n2组成一个下拉通路，其中nmos管n1的栅极与6管sram单元中的数据存储节点连接，nmos管n2的栅极通过nmos管n3与输入信号序列端口input相连；nmos管n3的栅极由时序控制信号t_sw控制，6管sram单元的结构和工作原理以及字线wl和位线对bl，blb的连接与工作方式与现在通用的方案相同。

3.根据权利要求2所述的移位累加的数字存内计算系统，其特征在于，所述6管sram单元中在计算阶段前写入权重数据，计算阶段开始前，首先计算通路cl预充电，此时t_sw导通，如果该周期对应的输入信号为1，则对应一个高电平，nmos管n2导通，若此时6管sram单元内存储的数据也为1，则nmos管n1和nmos管n2组成的下拉通路导通，cl上完成一次放电，这次放电代表完成一次1*1＝1的乘法运算。

4.根据权利要求1所述的移位累加的数字存内计算系统，其特征在于，所述灵敏放大器采用sram阵列中通用的结构，在sen信号置高的阶段对数据进行采样，并在随后的置低的阶段对信号相较于vref的差放大并进行锁存，直到下一次采样。

5.根据权利要求1所述的移位累加的数字存内计算系统，其特征在于，所述移位累加器对每次输入进来的数据进行分次的流水线式累加，并且每次根据数据的高低位进行移位，对一个n bit输入的数进行乘累加，需要n个计算周期，移位累加器在最后一个计算周期输出最后的累加结果。

6.根据权利要求1所述的移位累加的数字存内计算系统，其特征在于，所述t_sw为时序控制信号。

7.根据权利要求4所述的移位累加的数字存内计算系统，其特征在于，所述sen为灵敏放大器sa的采样使能信号，vref为放大参考电压。

8.根据权利要求1所述的移位累加的数字存内计算系统，其特征在于，还包括pre_ch信号、in_sw信号和aen信号；pre_ch信号控制整列的计算通路cl的预充电；in_sw信号控制输入信号bit位是否参与计算，如果关闭，则忽略该bit贡献的精度；aen信号为移位累加器的采样使能信号。

9.根据权利要求8所述的移位累加的数字存内计算系统，其特征在于，所述计算步骤为：

10.根据权利要求1所述的移位累加的数字存内计算系统，其特征在于，所述wl为sram的字线，bl和blb为sram的位线，用于cim-cell的读写，其用法与通用的sram相同：wl控制读写通路的通断，bl和blb为读写通路，用于写入或读出信号。

技术总结本发明提供了一种移位累加的数字存内计算系统，包括：存算单元、灵敏放大器和移位累加器；存算单元与灵敏放大器相连接，灵敏放大器与移位累加器相连接；存算单元的输入信号通路IL和计算通路CL共用；存算单元共用时序控制信号t_sw；灵敏放大器的放大结果送给移位累加器。本发明通过单bit输入序列计算通路结合灵敏放大器的计算结构，相比模拟域存内计算，这样数字域的存内计算可以减少精度损失；本发明的in_sw输入时序控制通路，实现了计算精度的可配置，同时降低了功耗；本发明结合移位累加器的计算逻辑，可以实现流水线计算，解决了存内计算每次延时较长的问题。技术研发人员：李润成,马斌,沈沙受保护的技术使用者：合肥酷芯微电子有限公司技术研发日：技术公布日：2024/2/21