连续内存存取加速电路、地址移位电路与地址产生方法与流程

本发明涉及一种处理器加速装置，尤其涉及一种连续内存存取加速电路及其地址移位电路与内存地址产生方法。

背景技术：

1、数字信号处理器(digital signal processor，dsp)常用于数字信号处理，例如有限脉冲响应(fir)滤波器、非必要的无限脉冲响应(iir)滤波器、双二阶(biquad)滤波器等。在实现这些滤波器时常需要执行大量重复的操作和内存存取，而需要执行大量的指令。为了节省成本或提高性能，设计人员常使用不同的编码方式来设计数字信号处理的程序。然而，无论如何编写代码，常难以优化内存存取，而使得数字信号处理器的效能无法进一步提升。

技术实现思路

1、本发明提供一种连续内存存取加速电路、地址移位电路与地址产生方法，可有效优化连续内存存取，提高执行数字信号处理的效率。

2、本发明的连续内存存取加速电路包括寄存器电路、运算电路以及地址移位电路。运算电路耦接寄存器电路，依据寄存器电路提供的寄存数据计算内存存取地址。地址移位电路耦接寄存器电路与运算电路，地址移位电路包括计数器、计数控制电路以及加法器电路。计数器提供计数值。计数控制电路耦接计数器，依据内存的存取次数控制计数器累计计数值。加法器电路耦接寄存器电路以及计数器，将内存存取地址与计数值相加，以产生目标内存存取地址。

3、在本发明的一实施例中，上述的计数控制电路反应内存的存取次数达到预设次数控制计数器累计计数值。

4、在本发明的一实施例中，上述的计数控制电路依据设定信号设定预设次数。

5、在本发明的一实施例中，上述的寄存器电路提供设定信号。

6、在本发明的一实施例中，上述的预设次数为2。

7、在本发明的一实施例中，上述的计数控制电路依据内存存取使能信号判断内存的存取次数。

8、在本发明的一实施例中，上述的地址移位电路还包括开关电路，其耦接寄存器电路与计数控制电路，接收内存存取使能信号，寄存器电路控制开关电路的导通状态，以决定是否使计数控制电路接收内存存取使能信号。

9、在本发明的一实施例中，上述的内存存取使能信号为频率信号，计数控制电路为预除器(prescaler)。

10、本发明还提供一种连续内存存取加速电路的地址移位电路，包括计数器、计数控制电路以及加法器电路。计数器提供计数值。计数控制电路耦接计数器，依据内存的存取次数控制计数器累计计数值。加法器电路耦接计数器，将内存存取地址与计数值相加，以产生目标内存存取地址。

11、在本发明的一实施例中，上述的计数控制电路反应内存的存取次数达到预设次数控制计数器累计计数值。

12、在本发明的一实施例中，上述的计数控制电路依据设定信号设定预设次数。

13、在本发明的一实施例中，上述的设定信号来自寄存器电路。

14、在本发明的一实施例中，上述的预设次数为2。

15、在本发明的一实施例中，上述的计数控制电路依据内存存取使能信号判断内存的存取次数。

16、在本发明的一实施例中，上述的地址移位电路还包括开关电路，其耦接寄存器电路与计数控制电路，接收内存存取使能信号，寄存器电路控制开关电路的导通状态，以决定是否使计数控制电路接收内存存取使能信号。

17、在本发明的一实施例中，上述的内存存取使能信号为频率信号，计数控制电路为预除器。

18、本发明还提供一种连续内存存取加速电路的地址产生方法包括下列步骤。依据寄存器电路提供的寄存数据计算内存存取地址。提供计数控制电路以及计数器，计数控制电路依据内存的存取次数控制计数器累计计数值。提供加法器电路，加法器电路将内存存取地址与计数值相加，以产生目标内存存取地址。

19、在本发明的一实施例中，上述的连续内存存取加速电路的地址产生方法包括，计数控制电路反应内存的存取次数达到预设次数控制计数器累计计数值。

20、在本发明的一实施例中，上述的预设次数为2。

21、在本发明的一实施例中，上述的连续内存存取加速电路的地址产生方法包括，依据内存存取使能信号判断内存的存取次数。

22、基于上述，本发明实施例的计数控制电路可自动地依据内存的存取次数控制计数器累计计数值，加法器电路将内存存取地址与计数值相加，以产生目标内存存取地址。如此在进行连续内存存取时通过硬件使内存地址自动移位，可省去执行部分计算内存地址的指令，而实现硬件加速，尤其在执行包括大量连续内存存取的程序时，可大幅提高数字信号处理的效率。

23、为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

技术特征：

1.一种连续内存存取加速电路，其特征在于，包括：

2.根据权利要求1所述的连续内存存取加速电路，其特征在于，所述计数控制电路反应所述内存的存取次数达到预设次数控制所述计数器累计所述计数值。

3.根据权利要求2所述的连续内存存取加速电路，其特征在于，所述计数控制电路依据设定信号设定所述预设次数，所述寄存器电路提供所述设定信号。

4.根据权利要求1所述的连续内存存取加速电路，其特征在于，所述计数控制电路依据内存存取使能信号判断所述内存的存取次数。

5.根据权利要求4所述的连续内存存取加速电路，其特征在于，所述地址移位电路还包括：

6.一种连续内存存取加速电路的地址移位电路，其特征在于，包括：

7.根据权利要求6所述的连续内存存取加速电路的地址移位电路，其特征在于，所述计数控制电路反应所述内存的存取次数达到预设次数控制所述计数器累计所述计数值。

8.根据权利要求7所述的连续内存存取加速电路的地址移位电路，其特征在于，所述计数控制电路依据设定信号设定所述预设次数，所述设定信号来自寄存器电路。

9.根据权利要求6所述的连续内存存取加速电路的地址移位电路，其特征在于，所述计数控制电路依据内存存取使能信号判断所述内存的存取次数。

10.根据权利要求9所述的连续内存存取加速电路的地址移位电路，其特征在于，所述地址移位电路还包括：

11.一种连续内存存取加速电路的地址产生方法，其特征在于，包括：

12.根据权利要求11所述的连续内存存取加速电路的地址产生方法，其特征在于，包括：

13.根据权利要求11所述的连续内存存取加速电路的地址产生方法，其特征在于，包括：

技术总结本发明提供一种连续内存存取加速电路、地址移位电路与地址产生方法。运算电路依据寄存器电路提供的寄存数据计算内存存取地址。计数器提供计数值。计数控制电路依据内存的存取次数控制计数器累计计数值。加法器电路将内存存取地址与计数值相加，以产生目标内存存取地址。技术研发人员：邱泓玮受保护的技术使用者：新唐科技股份有限公司技术研发日：技术公布日：2024/1/15