驱动电路、发射机电路、半导体存储器及数据传输方法与流程

本公开涉及半导体，尤其涉及一种驱动电路、发射机电路、半导体存储器及数据传输方法。

背景技术：

1、随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(double data rate，ddr)传输的存储器等器件。然而，当使用基于不归零(notreturn to zero，nrz)模式进行信号调制时，难以满足高容量和高速数据传输的需求。

2、近年来，在一些发射机电路中，已经积极地进行了对脉冲幅度调制(pulseamplitude modulation，pam)方法的研究，以探索适合于大容量和高速数据传输的替代方案。但是目前已有的pam方法仍然存在不足，要么信号摆幅较小，要么输出数据信号的信号完整性变差，同时还存在功耗大的问题。

技术实现思路

1、本公开提供了一种驱动电路、发射机电路、半导体存储器及数据传输方法，不仅可以增大信号摆幅，而且还可以提高信号完整性，减小功耗。

2、第一方面，本公开实施例提供了一种驱动电路，该驱动电路包括第一上拉电路、第二上拉电路和下拉电路，其中：

3、第一上拉电路中的晶体管类型与第二上拉电路中的晶体管类型不同，且第一上拉电路的一端连接第一电源，第二上拉电路的一端连接第二电源，下拉电路的一端接地，第一上拉电路的另一端、第二上拉电路的另一端均与下拉电路的另一端连接，用于输出基于n电平脉冲幅度调制(n-level pulse amplitude modulation，pamn)的目标数据信号；其中，n为大于或等于2的整数。

4、在一些实施例中，第一上拉电路中的晶体管类型为nmos管，第二上拉电路中的晶体管类型为pmos管。

5、在一些实施例中，第一电源的取值低于第二电源的取值。

6、在一些实施例中，第一上拉电路包括至少一个第一类晶体管组，第二上拉电路包括至少一个第二类晶体管组；其中：在第一上拉电路中，第一类晶体管组包括多个nmos管；在第二上拉电路中，第二类晶体管组包括多个pmos管。

7、在一些实施例中，至少一个第一类晶体管组包括第一晶体管组、第二晶体管组和第三晶体管组，至少一个第二类晶体管组包括第四晶体管组；其中：在第一上拉电路中，第一晶体管组包括多个nmos管，第二晶体管组包括多个nmos管，第三晶体管组包括多个nmos管；在第二上拉电路中，第四晶体管组包括多个pmos管。

8、在一些实施例中，第一晶体管组至少包括第一主晶体管，第二晶体管组至少包括第二主晶体管，第三晶体管组至少包括第三主晶体管，第四晶体管组至少包括第四主晶体管；其中：第一主晶体管的漏极端、第二主晶体管的漏极端、第三主晶体管的漏极端均与第一电源连接，第一主晶体管的栅极端用于接收第一驱动信号，第二主晶体管的栅极端用于接收第二驱动信号，第三主晶体管的栅极端用于接收第三驱动信号，第一主晶体管的源极端、第二主晶体管的源极端、第三主晶体管的源极端均与输出节点连接；第四主晶体管的源极端与第二电源连接，第四主晶体管的栅极端用于接收第四驱动信号，第四主晶体管的漏极端与输出节点连接；其中，输出节点用于输出基于pamn的目标数据信号，且第一驱动信号、第二驱动信号、第三驱动信号和第四驱动信号是根据输入信号包括的最高有效位信号和最低有效位信号进行逻辑运算确定的。

9、在一些实施例中，下拉电路包括至少一个第三类晶体管组；其中：在下拉电路中，第三类晶体管组包括多个nmos管。

10、在一些实施例中，至少一个第三类晶体管组包括第五晶体管组和第六晶体管组；其中：在下拉电路中，第五晶体管组包括多个nmos管，第六晶体管组包括多个nmos管。

11、在一些实施例中，第五晶体管组至少包括第五主晶体管，第六晶体管组至少包括第六主晶体管；其中：第五主晶体管的源极端、第六主晶体管的源极端均与地连接，第五主晶体管的栅极端用于接收第五驱动信号，第六主晶体管的栅极端用于接收第六驱动信号，第五主晶体管的漏极端、第六主晶体管的漏极端均与输出节点连接；其中，第五驱动信号与第一驱动信号之间具有逻辑关系，第六驱动信号与第二驱动信号之间具有逻辑关系。

12、在一些实施例中，第一驱动信号是最高有效位信号；第二驱动信号是基于最高有效位信号与最低有效位信号进行或逻辑运算得到的；第三驱动信号是基于最高有效位信号与最低有效位信号进行异或逻辑运算得到的；第四驱动信号是基于最高有效位信号与最低有效位信号进行与非逻辑运算得到的；第五驱动信号是基于第一驱动信号进行非逻辑运算得到的；第六驱动信号是基于第二驱动信号进行非逻辑运算得到的。

13、在一些实施例中，在n等于4的情况下，目标数据信号包括第一电平值、第二电平值、第三电平值和第四电平值；其中：在输入信号为11时，第一主晶体管、第二主晶体管和第四主晶体管处于导通状态，使得目标数据信号的电平为第一电平值；在输入信号为10时，第一主晶体管、第二主晶体管和第三主晶体管处于导通状态，使得目标数据信号的电平为第二电平值；在输入信号为01时，第二主晶体管、第三主晶体管和第五主晶体管处于导通状态，使得目标数据信号的电平为第三电平值；在输入信号为00时，第五主晶体管和第六主晶体管处于导通状态，使得目标数据信号的电平为第四电平值。

14、在一些实施例中，第一电平值大于第二电平值，第二电平值大于第三电平值，第三电平值大于第四电平值。

15、在一些实施例中，驱动电路支持nrz模式和pamn模式；其中：驱动电路，用于在所设置的信号模式为nrz模式时，输出基于nrz的目标数据信号；或者，在所设置的信号模式为pamn模式时，输出基于pamn的目标数据信号。

16、第二方面，本公开实施例提供了一种发射机电路，该发射机电路至少包括如第一方面所述的驱动电路。

17、第三方面，本公开实施例提供了一种半导体存储器，该半导体存储器至少包括发射机电路和接收机电路，且发射机电路包括如第一方面所述的驱动电路；其中：发射机电路，用于输出基于pamn的目标数据信号；接收机电路，用于通过信道接收从发射机电路传输的目标数据信号。

18、在一些实施例中，接收机电路的阻抗值与发射机电路的阻抗值之间具有阻抗匹配关系。

19、第四方面，本公开实施例提供了一种数据传输方法，该方法包括：

20、获取输入信号；

21、对输入信号包括的最高有效位信号和最低有效位信号进行逻辑运算，确定驱动电路中多个主晶体管各自的驱动信号；

22、根据驱动信号控制多个主晶体管各自的导通状态，输出基于pamn的目标数据信号；其中，n为大于或等于2的整数；

23、通过信道将目标数据信号传输给接收机电路；

24、其中，多个主晶体管包括驱动电路中第一上拉电路和第二上拉电路包含的上拉主晶体管以及下拉电路包含的下拉主晶体管，且上拉主晶体管的晶体管类型包括nmos管和pmos管，下拉主晶体管的晶体管类型包括nmos管。

25、本公开实施例提供了一种驱动电路、发射机电路、半导体存储器及数据传输方法，该驱动电路包括第一上拉电路、第二上拉电路和下拉电路；其中，第一上拉电路中的晶体管类型与第二上拉电路中的晶体管类型不同，且第一上拉电路的一端连接第一电源，第二上拉电路的一端连接第二电源，下拉电路的一端接地，第一上拉电路的另一端、第二上拉电路的另一端均与下拉电路的另一端连接，用于输出基于pamn的目标数据信号；其中，n为大于或等于2的整数。这样，由于第一上拉电路与第二上拉电路中的晶体管类型不同，使得该驱动电路可以具有两种类型的上拉晶体管，即能够兼容nmos管和pmos管的优势，避免了单独将nmos管或pmos管作为上拉晶体管所存在的不足；从而不仅可以增大信号摆幅以减小对接收端的需求，同时在降低输出负载电容的情况下，还可以提高信号完整性和减小功耗，进而有效改善数据传输性能。