显示装置、栅极驱动电路、移位寄存单元及其驱动方法与流程

本发明涉及显示，尤其涉及一种显示装置、栅极驱动电路、移位寄存单元及其驱动方法。

背景技术：

1、随着尺寸的增加，分辨率频率增加，一行的扫描时间越来越少，严重影响画质补偿。传统的ltpo(low-temperature polycrystalline oxide)电路的data写入与vth补偿同时进行，一行的扫描时间越少，其补偿时间越少。

2、现有的goa(gate on array)电路无法很好的驱动ltpo像素电路。

技术实现思路

1、本申请的目的在于提供一种可以同时输出高电位与低电位信号的显示装置、栅极驱动电路、移位寄存单元及其驱动方法。

2、本申请公开了一种移位寄存单元，包括：

3、输入子电路，与信号输入端、第一时钟信号端以及第一节点连接，用于在所述第一时钟信号端的电位的控制下控制所述信号输入端与所述第一节点连接；

4、第一控制子电路，与第一电源信号端、第二时钟信号端、所述第一节点以及第二节点连接，用于在所述第一节点的电位的控制下控制所述第二时钟信号端与所述第二节点连接；

5、第二控制子电路，与所述第一电源信号端、所述第一节点以及所述第二节点连接，用于在所述第一节点的电位控制下控制所述第一电源信号端与所述第二节点连接；

6、第三控制子电路，与所述第一电源信号端、所述第二时钟信号端、所述第一节点以及所述第二节点连接，用于在所述第二节点以及所述第二时钟信号端的电位控制下控制所述第一电源信号端与所述第一节点连接；

7、第一输出子电路，与所述第一电源信号端、第二时钟信号端、所述第一节点、所述第二节点以及第一信号输出端连接，用于在所述第二节点的控制下控制所述第一电源信号端与所述第一信号输出端连接，还用于在所述第一节点的控制下控制所述第二时钟信号端与所述第一信号输出端连接；

8、第二输出子电路，与所述第二电源信号端、第三时钟信号端、所述第一节点、所述第二节点以及第二信号输出端连接，用于在所述第二节点的控制下控制所述第二电源信号端与所述第二信号输出端连接，还用于在所述第一节点的控制下控制所述第三时钟信号端与所述第二信号输出端连接。

9、可选地，所述第二输出子电路包括：

10、第十晶体管，所述第十晶体管的控制极与所述第二节点连接，所述第十晶体管的第一极与所述第二电源信号端连接，所述第十晶体管的第二极与所述第二信号输出端连接；

11、第十一晶体管，所述第十一晶体管的控制极与所述第一节点连接，所述第十一晶体管的第一极与所述第三时钟信号端连接，所述第十一晶体管的第二极与所述第二信号输出端连接。

12、可选地，所述移位寄存单元还包括第四控制子电路，所述第四控制子电路包括第九晶体管，所述第九晶体管的控制极与所述第二电源信号端连接，所述第九晶体管的第一极与所述第一节点连接，所述第九晶体管的第二极与第四节点连接。

13、可选地，所述第一控制子电路包括：

14、第二晶体管，所述第二晶体管的控制极与所述第一节点连接，所述第二晶体管的第一极与所述第一电源信号端连接；

15、第三晶体管，所述第二晶体管的控制极与所述第二晶体管的第二极连接，所述第三晶体管的第一极与所述第二时钟信号端连接，所述第三晶体管的第二极与所述第二节点连接；

16、第一储能单元，所述第一储能单元一端连接于所述第二时钟信号端与所述第三晶体管的第一极之间，另一端连接于所述第三晶体管的控制极与所述第二晶体管的第二极之间。

17、可选地，所述第二控制子电路包括：

18、第六晶体管，所述第六晶体管的控制极与所述第一节点连接，所述第六晶体管的第一极与所述第一电源信号端以及所述第三控制子电路连接，所述第六晶体管的第二极与第二节点连接。

19、可选地，所述第三控制子电路包括：

20、第七晶体管，所述第七晶体管的控制极与所述第二节点连接，所述第七晶体管的第一极与所述第一电源信号端以及所述第二控制子电路连接，所述第七晶体管的第二极与第八晶体管连接；

21、所述第八晶体管，所述第八晶体管的控制极与所述第二时钟信号端连接，所述第八晶体管的第一极与所述第七晶体管连接，所述第八晶体管的第二极与所述第一节点连接。

22、可选地，所述第一输出子电路包括；

23、第四晶体管，所述第四晶体管的控制极与所述第二节点连接，所述第四晶体管的第一极与所述第一电源信号端连接，所述第四晶体管的第二极与所述第一信号输出端连接；

24、第五晶体管，所述第五晶体管的控制极与所述第一节点连接，所述第五晶体管的第一极与所述第二时钟信号端连接，所述第五晶体管的第二极与所述第一信号输出端连接。

25、可选地，所述第一输出子电路还包括：

26、第二储能单元，所述第二储能单元连接于所述第一信号输出端与所述第一节点之间；

27、第三储能单元，所述第三储能单元连接于所述第一信号输出端与所述第二节点之间。

28、可选地，所述输入子电路包括：

29、第一晶体管，所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述第一节点连接。

30、本申请还公开了一种栅极驱动电路，所述栅极驱动电路包括上述的移位寄存单元。

31、本申请还公开了一种移位寄存单元的驱动方法，所述驱动方法用于驱动上述的移位寄存单元，所述驱动方法包括：

32、使所述输入子电路在所述第一时钟信号端的电位的控制下控制信号输入端与第一节点连接；

33、使所述第一控制子电路在所述第一节点的电位的控制下控制所述第二时钟信号端与所述第二节点连接；

34、使所述第一输出子电路在所述第一节点的控制下控制所述第二时钟信号端与所述第一信号输出端连接，并在所述第二节点的控制下控制所述第一电源端与所述第一信号输出端连接；

35、使所述第二输出子电路在所述第一节点的控制下控制所述第三时钟信号端与所述第二信号输出端连接，并在所述第二节点的控制下控制所述第二电源端与所述第二信号输出端连接。

36、本申请还公开了一种显示面板，所述显示面板包括上述的栅极驱动电路，所述显示面板包括有源层、第一栅极层、第二栅极层以及电极层。

37、可选地，所述第五晶体管包括多个并联的晶体管结构，所述第十一晶体管包括多个并联的晶体管结构。

38、与相关技术相比，本申请的移位寄存单元设置了第二输出子电路，使得goa电路可以同时输出高电平信号与低电平信号，使goa电路可以有效地驱动ltpo像素电路。

39、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本说明书。

技术特征：

1.一种移位寄存单元，其特征在于，包括：

2.根据权利要求1所述的移位寄存单元，其特征在于，所述第二输出子电路包括：

3.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第四控制子电路，所述第四控制子电路包括第九晶体管，所述第九晶体管的控制极与所述第二电源信号端连接，所述第九晶体管的第一极与所述第一节点连接，所述第九晶体管的第二极与第四节点连接。

4.根据权利要求1所述的移位寄存单元，其特征在于，所述第一控制子电路包括：

5.根据权利要求1所述的移位寄存单元，其特征在于，所述第二控制子电路包括：

6.根据权利要求1所述的移位寄存单元，其特征在于，所述第三控制子电路包括：

7.根据权利要求1所述的移位寄存单元，其特征在于，所述第一输出子电路包括；

8.根据权利要求7所述的移位寄存单元，其特征在于，所述第一输出子电路还包括：

9.根据权利要求1所述的移位寄存单元，其特征在于，所述输入子电路包括：

10.一种栅极驱动电路，其特征在于，包括如权利要求1-9任意一项所述的移位寄存单元。

11.一种移位寄存单元的驱动方法，其特征在于，所述驱动方法用于驱动权利要求1-9中任意一项所述的移位寄存单元，所述驱动方法包括：

12.一种显示面板，其特征在于，包括权利要求10所述的栅极驱动电路，所述显示面板包括有源层、第一栅极层、第二栅极层以及电极层。

13.根据权利要求12所述的显示面板，其特征在于，所述第五晶体管包括多个并联的晶体管结构，所述第十一晶体管包括多个并联的晶体管结构。

技术总结本申请公开了一种显示装置、栅极驱动电路、移位寄存单元及其驱动方法。移位寄存单元包括输入子电路，与信号输入端、第一时钟信号端以及第一节点连接；第一控制子电路，与第一电源信号端、第二时钟信号端、第一节点以及第二节点连接；第二控制子电路，与第一电源信号端、第一节点以及第二节点连接；第三控制子电路，与第一电源信号端、第二时钟信号端、第一节点以及第二节点连接；第一输出子电路，与第一电源信号端、第二时钟信号端、第一节点、第二节点以及第一信号输出端连接；第二输出子电路，与第二电源信号端、第三时钟信号端、第一节点、第二节点以及第二信号输出端连接。本申请能够同时输出高电平信号及低电平信号，有效的驱动像素电路。技术研发人员：郑海,黄耀,都蒙蒙受保护的技术使用者：京东方科技集团股份有限公司技术研发日：技术公布日：2024/1/16