命令处理电路及数据处理电路的制作方法

本申请实施例涉及半导体，尤其涉及一种命令处理电路及数据处理电路。

背景技术：

1、在半导体技术领域中，内存芯片用于存储数据，向内存芯片写入数据的过程是在内部写命令(iwr，internal write command)的控制下实现的。控制器可以向内存芯片先发送内部写命令iwr，并在经过预设时钟周期后向内存芯片发送要写入的数据(dq，data)和对应的数据选通信号(dqs，data strobe signal)，以指示内存芯片根据该iwr和dqs将dq进行存储。

2、现有技术中，内存芯片根据该iwr和dqs将dq进行存储的过程可以包括以下主要步骤：首先，内存芯片将iwr和dqs输入到一iwr处理电路中，该iwr处理电路包括顺序排列的多个触发器，以根据dqs的切换对iwr进行采样得到采样命令；然后，内存芯片根据采样命令对dq进行采样得到待写入数据，以写入内存芯片。

3、然而，上述方案存在数据写入准确度较低的问题。

技术实现思路

1、本申请实施例提供一种命令处理电路及数据处理电路，以提高数据写入准确度。

2、一方面，本申请实施例提供一种命令处理电路，包括：顺序排列的多个触发器，前一个所述触发器的输出端与后一个所述触发器的输入端连接，所述多个触发器用于根据数据选通信号的切换，对输入到所述命令处理电路中的内部写命令进行采样得到采样命令，所述采样命令用于对数据进行采样处理；

3、所述多个触发器中的目标触发器的输出端与第一个所述触发器的目标端连接，所述目标触发器为输出所述有效电平的时间与目标时间存在重叠的触发器，所述目标时间是所述内部写命令中的脉冲的起始时间和/或结束时间；

4、所述目标触发器，用于通过输出有效电平，将第一个所述触发器中的内部写命令进行复位。

5、可选地，所述目标端包括以下至少一个：复位端和输入端。

6、可选地，当所述目标端包括输入端时，所述命令处理电路还包括逻辑处理电路；

7、所述逻辑处理电路的一个输入端与所述目标触发器的输出端连接，所述逻辑处理电路的另一输入端输入所述内部写命令，所述逻辑处理电路的输出端与第一个所述触发器的输入端连接；

8、所述逻辑处理电路，用于在所述目标触发器输出有效电平且所述内部写命令为有效电平时，向第一个所述触发器中输入复位数据。

9、可选地，所述逻辑处理电路包括反相器和与门，所述目标触发器的输出端与所述反相器的输入端连接，所述反相器的输出端与所述与门的一个输入端连接，所述与门的另一输入端输入所述内部写命令。

10、可选地，当所述目标触发器为两个时，其中一个所述目标触发器的输出端与第一个所述触发器的复位端连接，另一个所述目标触发器的输出端与所述逻辑处理电路的一个输入端连接。

11、可选地，所述目标触发器包括以下至少一个：第二个所述触发器和第六个所述触发器。

12、可选地，第二个所述触发器的输出端与第一个所述触发器的输入端连接，第六个所述触发器的输出端与所述逻辑处理电路的一个输入端连接。

13、可选地，所述内部写命令的脉冲宽度为一个或两个时钟周期。

14、可选地，所述有效电平为高电平。

15、可选地，任意相邻两个所述触发器使用相位相反的数据选通信号。

16、可选地，所述目标触发器输出所述有效电平的时间与所述目标时间的重叠时长小于脉冲宽度的一半。

17、可选地，所述触发器为7个，第七个所述触发器的输出作为所述采样命令。

18、另一方面，本申请实施例提供一种数据处理电路，包括数据采样电路和前述命令处理电路，所述数据采样电路用于根据所述命令处理电路输出的采样命令，对数据进行采样。

19、可选地，所述数据处理电路还包括：选通信号接收电路，所述选通信号接收电路通过一延迟电路与所述命令处理电路连接，所述延迟电路用于对所述选通信号接收电路接收到的数据选通信号进行延迟，并将延迟处理之后的数据选通信号发送给所述命令处理电路。

20、可选地，所述数据处理电路还包括：与所述命令处理电路连接的命令生成电路，用于生成所述内部写命令，并将所述内部写命令发送给所述命令处理电路。

21、本申请实施例提供的命令处理电路及数据处理电路，包括：顺序排列的多个触发器，前一个触发器的输出端与后一个触发器的输入端连接，多个触发器用于根据数据选通信号的切换，对输入到命令处理电路中的内部写命令进行采样得到采样命令，采样命令用于对数据进行采样处理；多个触发器中的目标触发器的输出端与第一个触发器的目标端连接，目标触发器为输出有效电平的时间与目标时间存在重叠的触发器，目标时间是内部写命令中的脉冲的起始时间和/或结束时间；目标触发器，用于通过输出有效电平，将第一个触发器中的内部写命令进行复位。本申请通过目标触发器对第一个触发器中的内部写命令的起始位置和/或结束位置进行复位，可以避免由于上升沿异变或下降沿异变导致的内部写命令重复采样，提高了数据写入准确度。

技术特征：

1.一种命令处理电路，其特征在于，包括：顺序排列的多个触发器，前一个所述触发器的输出端与后一个所述触发器的输入端连接，所述多个触发器用于根据数据选通信号的切换，对输入到所述命令处理电路中的内部写命令进行采样得到采样命令，所述采样命令用于对数据进行采样处理；

2.根据权利要求1所述的命令处理电路，其特征在于，所述目标端包括以下至少一个：复位端和输入端。

3.根据权利要求2所述的命令处理电路，其特征在于，当所述目标端包括输入端时，所述命令处理电路还包括逻辑处理电路；

4.根据权利要求3所述的命令处理电路，其特征在于，所述逻辑处理电路包括反相器和与门，所述目标触发器的输出端与所述反相器的输入端连接，所述反相器的输出端与所述与门的一个输入端连接，所述与门的另一输入端输入所述内部写命令。

5.根据权利要求3所述的命令处理电路，其特征在于，当所述目标触发器为两个时，其中一个所述目标触发器的输出端与第一个所述触发器的复位端连接，另一个所述目标触发器的输出端与所述逻辑处理电路的一个输入端连接。

6.根据权利要求3至5任一项所述的命令处理电路，其特征在于，所述目标触发器包括以下至少一个：第二个所述触发器和第六个所述触发器。

7.根据权利要求6所述的命令处理电路，其特征在于，第二个所述触发器的输出端与第一个所述触发器的输入端连接，第六个所述触发器的输出端与所述逻辑处理电路的一个输入端连接。

8.根据权利要求1至5任一项所述的命令处理电路，其特征在于，所述内部写命令的脉冲宽度为一个或两个时钟周期。

9.根据权利要求1至5任一项所述的命令处理电路，其特征在于，所述有效电平为高电平。

10.根据权利要求1至5任一项所述的命令处理电路，其特征在于，任意相邻两个所述触发器使用相位相反的数据选通信号。

11.根据权利要求8所述的命令处理电路，其特征在于，所述目标触发器输出所述有效电平的时间与所述目标时间的重叠时长小于所述脉冲宽度的一半。

12.根据权利要求1至5任一项所述的命令处理电路，其特征在于，所述触发器为7个，第七个所述触发器的输出作为所述采样命令。

13.一种数据处理电路，其特征在于，包括数据采样电路和权利要求1至12任一项所述的命令处理电路，所述数据采样电路用于根据所述命令处理电路输出的采样命令，对数据进行采样。

14.根据权利要求13所述的数据处理电路，其特征在于，所述数据处理电路还包括：选通信号接收电路，所述选通信号接收电路通过一延迟电路与所述命令处理电路连接，所述延迟电路用于对所述选通信号接收电路接收到的数据选通信号进行延迟，并将延迟处理之后的数据选通信号发送给所述命令处理电路。

15.根据权利要求14所述的数据处理电路，其特征在于，所述数据处理电路还包括：与所述命令处理电路连接的命令生成电路，用于生成所述内部写命令，并将所述内部写命令发送给所述命令处理电路。

技术总结本申请提供一种命令处理电路及数据处理电路，包括：多个触发器，前一个触发器的输出端与后一个触发器的输入端连接，用于根据数据选通信号的切换，对输入到命令处理电路中的内部写命令进行采样得到采样命令，以对数据进行采样处理。目标触发器的输出端与第一个触发器的目标端连接，目标触发器为输出有效电平的时间与目标时间存在重叠的触发器，目标时间是内部写命令的脉冲的起始时间、结束时间。目标触发器用于通过输出有效电平，将第一个触发器中的内部写命令进行复位。本申请通过目标触发器对第一个触发器中的内部写命令的起始位置和/或结束位置进行复位，可以避免由于上升沿异变或下降沿异变导致的内部写命令重复采样，提高了数据写入准确度。技术研发人员：常利平受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/1/16