快速灵活的RAM读取器和写入器的制作方法

本发明总体上涉及用于写入和读取随机存取存储器(ram)的方法和装置，并且在特定实施例中，涉及用于在微控制器设备的制造测试期间快速访问ram内容的方法和装置。

背景技术：

1、微控制器设备的一些功能特征可以使用负载(load)ram测试器模式来测试。然而，ram加载(loading)方法可以利用串行数据加载。这可能会不希望地增加执行测试操作所需要的时间量。更快的ram存取设备和方法可以加快测试过程。

技术实现思路

1、根据一个实施例，一种用于读取或写入ram的电路包括耦合到ram、测试数据输入和测试数据输出的移位寄存器。该电路还包括被配置为每n个时钟周期生成一个脉冲的控制电路，每个脉冲触发在移位寄存器与ram之间传送(transfer)数据的ram存取操作，n等于ram的数据宽度除以并行因子(parallel factor)，并行因子为测试数据输入或测试数据输出中被配置用于并行数据加载的引脚的数目。

2、根据一个实施例，该电路还包括，其中控制电路被配置为根据每n个时钟周期重复一次的计数器来生成每个脉冲。

3、根据一个实施例，该电路耦合到测试控制器，测试控制器根据ieee 1149.1标准来运行(run)有限状态机。

4、根据一个实施例，该电路还包括，其中计数器被配置为根据有限状态机来激活和计数。

5、根据一个实施例，该电路还包括更新寄存器(update register)，其中ram存取操作包括在移位寄存器与更新寄存器之间的数据传送以及在更新寄存器与ram之间的数据传送。

6、根据一个实施例，该电路还包括，其中测试数据输入是串行测试数据输入引脚，并且测试数据输出是串行测试数据输出引脚，并且其中并行因子为1。

7、根据一个实施例，该电路还包括，其中测试数据输入包括串行测试数据输入引脚和至少一个并行数据加载引脚，其中测试数据输出包括串行测试数据输出引脚和至少一个并行数据加载引脚，至少一个并行数据加载引脚中的每个并行数据加载引脚经由多路复用器(mux)耦合到移位寄存器的一部分，并且其中并行因子为至少一个并行数据加载引脚的数目+1。

8、根据一个实施例，该电路还包括，其中测试数据输入包括耦合到外围设备的至少一个并行数据加载引脚，并且其中并行因子为至少一个并行数据加载引脚的数目。

9、根据一个实施例，一种用于写入ram的方法包括：由耦合到ram的ram存取电路将数据从测试数据输入加载到ram存取电路的移位寄存器中。该方法还包括：由ram存取电路每n个时钟周期生成一个脉冲，每个脉冲触发将被加载到移位寄存器中的数据传送到ram的ram写入操作，n等于ram的数据宽度除以并行因子，并行因子为测试数据输入中被配置用于并行数据加载的引脚的数目。

10、根据一个实施例，该方法还包括，其中ram存取电路被配置为根据每n个时钟周期重复一次的计数器来生成每个脉冲。

11、根据一个实施例，该方法还包括，其中ram存取电路耦合到测试控制器，测试控制器根据ieee 1149.1标准来运行有限状态机。

12、根据一个实施例，该方法还包括，其中计数器被配置为根据有限状态机来激活和计数。

13、根据一个实施例，该方法还包括，其中ram存取电路包括更新寄存器，并且其中ram写入操作包括将数据从移位寄存器传送到更新寄存器并且随后将数据从更新寄存器传送到ram。

14、根据一个实施例，该方法还包括，其中测试数据输入是串行测试数据输入引脚，并且其中并行因子为1。

15、根据一个实施例，该方法还包括，其中测试数据输入包括串行测试数据输入引脚和至少一个并行数据加载引脚，至少一个并行数据加载引脚中的每个并行数据加载引脚经由mux耦合到移位寄存器的一部分，并且其中并行因子为至少一个并行数据加载引脚的数目+1。

16、根据一个实施例，该方法还包括，其中测试数据输入包括耦合到外围设备的至少一个并行数据加载引脚，并且其中并行因子为至少一个并行数据加载引脚的数目。

17、根据一个实施例，一种用于读取ram的方法包括：由耦合到ram和测试数据输出的ram存取电路每n个时钟周期生成一个脉冲，每个脉冲触发将数据从ram加载到ram存取电路的移位寄存器中的ram读取操作，n等于ram的数据宽度除以并行因子，并行因子为测试数据输出中被配置用于并行数据加载的引脚的数目。该方法还包括：由ram存取电路将被加载到移位寄存器中的数据传送到测试数据输出。

18、根据一个实施例，该方法还包括，其中ram存取电路包括更新寄存器，并且其中ram读取操作包括将数据从ram传送到更新寄存器并且随后将数据从更新寄存器传送到移位寄存器。

19、根据一个实施例，该方法还包括，其中测试数据输出包括串行测试数据输出引脚和至少一个并行数据加载引脚，至少一个并行数据加载引脚中的每个并行数据加载引脚经由mux耦合到移位寄存器的一部分，并且其中并行因子为至少一个并行数据加载引脚的数目+1。

20、根据一个实施例，该方法还包括，其中ram存取电路被配置为根据每n个时钟周期重复一次的计数器来生成每个脉冲。

21、根据一个实施例，一种设备包括ram、处理器和ram存取电路。ram存取电路包括耦合到ram、测试数据输入和测试数据输出的移位寄存器。ram存取电路还包括被配置为每n个时钟周期生成一个脉冲的控制电路，每个脉冲触发在移位寄存器与ram之间传送数据的ram存取操作，n等于ram的数据宽度除以并行因子，并行因子为测试数据输入或测试数据输出中被配置用于并行数据加载的引脚的数目。

技术特征：

1.一种用于读取或写入随机存取存储器ram的电路，所述电路包括：

2.根据权利要求1所述的电路，其中所述控制电路被配置为根据每n个时钟周期重复一次的计数器来生成每个脉冲。

3.根据权利要求2所述的电路，还耦合到测试控制器，所述测试控制器根据ieee1149.1标准来运行有限状态机。

4.根据权利要求3所述的电路，其中所述计数器被配置为根据所述有限状态机来激活和计数。

5.根据权利要求3所述的电路，还包括更新寄存器，其中所述ram存取操作包括在所述移位寄存器与所述更新寄存器之间的数据传送和在所述更新寄存器与所述ram之间的数据传送。

6.根据权利要求3所述的电路，其中所述测试数据输入是串行测试数据输入引脚，并且所述测试数据输出是串行测试数据输出引脚，并且其中所述并行因子为1。

7.根据权利要求3所述的电路，其中所述测试数据输入包括串行测试数据输入引脚和至少一个并行数据加载引脚，其中所述测试数据输出包括串行测试数据输出引脚和所述至少一个并行数据加载引脚，所述至少一个并行数据加载引脚中的每个并行数据加载引脚经由多路复用器mux耦合到所述移位寄存器的一部分，并且其中所述并行因子为所述至少一个并行数据加载引脚的数目+1。

8.根据权利要求1所述的电路，其中所述测试数据输入包括耦合到外围设备的至少一个并行数据加载引脚，并且其中所述并行因子为所述至少一个并行数据加载引脚的数目。

9.一种用于写入随机存取存储器ram的方法，所述方法包括：

10.根据权利要求9所述的方法，其中所述ram存取电路被配置为根据每n个时钟周期重复一次的计数器来生成每个脉冲。

11.根据权利要求10所述的方法，其中所述ram存取电路耦合到测试控制器，所述测试控制器根据ieee 1149.1标准来运行有限状态机。

12.根据权利要求11所述的方法，其中所述计数器被配置为根据所述有限状态机来激活和计数。

13.根据权利要求11所述的方法，其中所述ram存取电路包括更新寄存器，并且其中所述ram写入操作包括将所述数据从所述移位寄存器传送到所述更新寄存器并且随后将所述数据从所述更新寄存器传送到所述ram。

14.根据权利要求11所述的方法，其中所述测试数据输入是串行测试数据输入引脚，并且其中所述并行因子为1。

15.根据权利要求11所述的方法，其中所述测试数据输入包括串行测试数据输入引脚和至少一个并行数据加载引脚，所述至少一个并行数据加载引脚中的每个并行数据加载引脚经由多路复用器mux耦合到所述移位寄存器的一部分，并且其中所述并行因子为所述至少一个并行数据加载引脚的数目+1。

16.根据权利要求9所述的方法，其中所述测试数据输入包括耦合到外围设备的至少一个并行数据加载引脚，并且其中所述并行因子为所述至少一个并行数据加载引脚的数目。

17.一种用于读取随机存取存储器ram的方法，所述方法包括：

18.根据权利要求17所述的方法，其中所述ram存取电路包括更新寄存器，并且其中所述ram读取操作包括将所述数据从所述ram传送到所述更新寄存器并且随后将送所述数从所述更新寄存器传送到所述移位寄存器。

19.根据权利要求17所述的方法，其中所述测试数据输出包括串行测试数据输出引脚和至少一个并行数据加载引脚，所述至少一个并行数据加载引脚中的每个并行数据加载引脚经由多路复用器mux耦合到所述移位寄存器的一部分，并且其中所述并行因子为所述至少一个并行数据加载引脚的数目+1。

20.根据权利要求17所述的方法，其中所述ram存取电路被配置为根据每n个时钟周期重复一次的计数器来生成每个脉冲。

21.一种设备，包括：

技术总结本公开涉及快速灵活的RAM读取器和写入器。一种用于读取或写入RAM的电路，该电路包括耦合到RAM、测试数据输入和测试数据输出的移位寄存器。该电路还包括被配置为每N个时钟周期生成一个脉冲的控制电路，每个脉冲触发在移位寄存器与RAM之间传送数据的RAM存取操作，N等于RAM的数据宽度除以并行因子，并行因子为测试数据输入或测试数据输出中被配置用于并行数据加载的引脚的数目。技术研发人员：W·吉拉蒂受保护的技术使用者：意法半导体股份有限公司技术研发日：技术公布日：2024/1/16