用于信号发射预处理的设备和方法与流程

本公开涉及用于信号发射预处理的设备和方法。

背景技术：

1、高数据可靠性、高存储器存取速度、较低功率消耗和减小的芯片/封装大小是半导体存储器所需要的特征。高速信号线上的数据发射的速度可受驱动器电路系统可在发射数据时在相反逻辑值之间转变的速度限制。较高速度数据发射还对在数据端子处引入的信号抖动更敏感。经实施以改进驱动器电路转变性能的大多数解决方案导致增功率消耗增加。以功率消耗增加为代价的速度增加变成非所要折衷，尤其在低功率架构中。

技术实现思路

1、在一个方面中，本公开提供一种设备，其包括：串行化器电路，所述串行化器电路被配置成接收读取数据的块且将读取数据的块串行化以提供用读取数据编码的串行化输出数据信号；以及预处理电路，所述预处理电路被配置成在输入节点处接收串行化输出数据信号且预处理串行化输出数据信号以在耦合到预驱动器电路的输出节点处提供预处理输出信号，其中预处理电路包含从输入节点到输出节点的前向路径以及从输出节点到输入节点的反馈路径，其中反馈路径包含反馈电路，所述反馈电路被配置成独立地控制传播延迟和施加到输入节点处的信号的加重/去加重的量值两者。

2、在另一方面中，本公开提供一种设备，其包括：输入节点，其被配置成接收串行化数据信号；输出节点，其经由反相器耦合到输入节点，并且被配置成基于串行化数据信号而提供预处理串行化数据信号；以及反馈电路，其耦合在输出节点与输入节点之间，其中反馈电路被配置成基于数据发射时钟速度而独立地控制输出节点与输入节点之间的传播延迟和施加到输入节点处的信号的加重/去加重的量值两者。

3、在又一方面中，本公开提供一种方法，其包括：在半导体装置的预处理电路的输入节点处接收用数据编码的串行化数据信号；从预处理电路的输出节点提供预处理输出信号；以及响应于启用预处理操作：基于数据发射时钟速度而通过预处理电路的反馈电路延迟加重/去加重信号从输出节点到输入节点的传播；以及在延迟加重/去加重信号从输出节点到输入节点的传播之后，基于数据发射时钟速度而调整从输出节点接收到的加重/去加重信号的量值以用于提供到输入节点，其中基于串行化数据信号和加重/去加重信号而提供预处理输出信号。

技术特征：

1.一种设备，其包括：

2.根据权利要求1所述的设备，其中所述反馈电路被配置成基于由所述预驱动器电路提供的数据发射时钟速度而设置所述输出节点与所述输入节点之间的所述传播延迟。

3.根据权利要求2所述的设备，其中所述反馈电路被配置成基于指示由所述预驱动器电路提供的所述数据发射时钟速度的模式寄存器设置而设置所述输出节点与所述输入节点之间的所述传播延迟。

4.根据权利要求1所述的设备，其中所述反馈电路被配置成基于由所述预驱动器电路提供的数据发射时钟速度而设置施加到所述输入节点处的所述信号的加重/去加重的所述量值。

5.根据权利要求4所述的设备，其中所述反馈电路被配置成基于指示由所述预驱动器电路提供的所述数据发射时钟速度的模式寄存器设置而设置施加到所述输入节点处的所述信号的加重/去加重的所述量值。

6.根据权利要求1所述的设备，其中所述反馈电路包含量值控制电路，所述量值控制电路被配置成控制施加到所述输入节点处的所述信号的加重/去加重的所述量值。

7.根据权利要求6所述的设备，其中所述量值控制电路包括耦合在第一电压源与反相器之间的第一可配置晶体管电路以及耦合在第二电压源与所述反相器之间的第二可配置晶体管电路，其中基于与数据发射时钟速度相关联的模式寄存器设置而控制所述第一可配置晶体管电路和所述第二可配置晶体管电路。

8.根据权利要求6所述的设备，其中所述反馈电路进一步包括时序控制电路，所述时序控制电路被配置成控制所述输出节点与所述输入节点之间的所述传播延迟。

9.根据权利要求8所述的设备，其中所述时序控制电路包括耦合在第一电压源与反相器之间的第一可配置晶体管电路以及耦合在第二电压源与所述反相器之间的第二可配置晶体管电路，其中基于与数据发射时钟速度相关联的模式寄存器设置而控制所述第一可配置晶体管电路和所述第二可配置晶体管电路。

10.根据权利要求8所述的设备，其中所述时序控制电路包括可配置电容器电路，所述可配置电容器电路被配置成基于与数据发射时钟速度相关联的模式寄存器设置而控制所述输出节点与所述输入节点之间的所述传播延迟。

11.一种设备，其包括：

12.根据权利要求11所述的设备，其中所述反馈电路被配置成接收指示所述数据发射时钟速度的模式寄存器代码。

13.根据权利要求11所述的设备，其中所述反馈电路包含量值控制电路，所述量值控制电路被配置成控制施加到所述输入节点处的所述信号的加重/去加重的所述量值。

14.根据权利要求13所述的设备其中所述量值控制电路包括耦合在第一电压源与反相器之间的第一可配置晶体管电路以及耦合在第二电压源与所述反相器之间的第二可配置晶体管电路，其中基于与数据发射时钟速度相关联的模式寄存器设置而控制所述第一可配置晶体管电路和所述第二可配置晶体管电路。

15.根据权利要求13所述的设备，其中所述反馈电路进一步包括时序控制电路，所述时序控制电路被配置成控制所述输出节点与所述输入节点之间的所述传播延迟。

16.根据权利要求15所述的设备，其中所述时序控制电路包括耦合在第一电压源与反相器之间的第一可配置晶体管电路以及耦合在第二电压源与所述反相器之间的第二可配置晶体管电路，其中基于与数据发射时钟速度相关联的模式寄存器设置而控制所述第一可配置晶体管电路和所述第二可配置晶体管电路。

17.根据权利要求15所述的设备，其中所述时序控制电路包括可配置电容器电路，所述可配置电容器电路被配置成基于与数据发射时钟速度相关联的模式寄存器设置而控制所述输出节点与所述输入节点之间的所述传播延迟。

18.一种方法，其包括：

19.根据权利要求18所述的方法，其进一步包括基于模式寄存器设置而延迟所述加重/去加重信号的传播。

20.根据权利要求18所述的方法，其进一步包括响应于从所述半导体装置的命令解码器接收到启用信号而启用所述预处理。

21.根据权利要求18所述的方法，其进一步包括经由所述反馈电路的可配置电容器电路延迟所述加重/去加重信号从所述输出节点到所述输入节点的传播。

22.根据权利要求18所述的方法，其进一步包括经由所述反馈电路的可配置反相器电路延迟所述加重/去加重信号从所述输出节点到所述输入节点的传播。

23.根据权利要求18所述的方法，其进一步包括经由所述反馈电路的可配置反相器电路调整从所述输出节点接收到的所述加重/去加重信号的所述量值。

技术总结本公开涉及用于信号发射预处理的设备和方法。本公开的实施例包含用以预处理用于在高速总线上发射的信号的信号处理方法。预处理电路被配置成在输入节点处接收串行化数据信号且预处理串行化输出数据信号以在输出节点处提供预处理输出信号。所述预处理电路可包含耦合在所述输入节点与所述输出节点之间的反馈电路，所述反馈电路被配置成独立地控制所述输出节点与所述输入节点之间的传播延迟和施加到所述输出节点处的信号以用于提供到所述输入节点的加重/去加重的量值两者。技术研发人员：曼巴厚史,新井铁也,陈光灿受保护的技术使用者：美光科技公司技术研发日：技术公布日：2024/1/16