三维存储芯片阵列电路、三维存储器及电子设备的制作方法

本技术涉及集成电路，特别是涉及一种三维存储芯片阵列电路、三维存储器及电子设备。

背景技术：

1、随着通讯技术和数字技术的发展，人们持续追求功耗更低、重量更轻和性能更佳的产品。三维动态随机存取存储器(3d-dynamic random access memory，3d-dram)以更高的集成密度以及更大的存储容量著称，具有很大的发展前景。

2、采取堆叠结构的3d dram，通常由大量长方体的三维存储阵列组成。在对立体三维存储阵列的3d dram进行读写时，每次一个存储阵列中只能打开一条字线，对该字线连接的一个存储单元进行读写，限制读写数据的带宽，导致存储器的读写效率较差。

技术实现思路

1、基于此，有必要针对现有技术中的半导体问题提供一种三维存储芯片阵列电路、三维存储器及电子设备，至少能够提高读写效率。

2、根据一些实施例，本公开的一方面提供一种三维存储芯片阵列电路，三维存储芯片阵列电路包括衬底、以及沿垂直衬底方向层叠的至少一层功能电路，功能电路包括行列排布的多个单元阵列电路；单元阵列电路包括行选择信号线、列选择信号线、选择开关及行列排布的存储单元选择线；至少一功能电路中，至少一单元阵列电路的选择开关，与存储单元选择线对应设置，选择开关被配置为：第一输入端与对应的行选择信号线连接，第二输入端与对应的列选择信号线连接，第三输入端连接至第一电位，输出端连接至对应的存储单元选择线，用于经由行选择信号线及列选择信号线共同控制选择开关的导通或关断，以选中或未选中对应的存储单元选择线。

3、在上述实施例的三维存储芯片阵列电路中，单元阵列电路包括衬底、以及行选择信号线、列选择信号线、选择开关及行列排布的存储单元选择线；至少一功能电路中，至少一单元阵列电路的选择开关与存储单元选择线对应设置，选择开关的第一输入端与对应的行选择信号线连接，选择开关的第二输入端与对应的列选择信号线连接，选择开关的输出端连接至对应的存储单元选择线，用于经由行选择信号线及列选择信号线共同控制选择开关的导通或关断，以选中或未选中对应的存储单元选择线，以实现同时进行多个单元阵列电路的读取操作，提升器件的读取效率。

4、在一些实施例中，选择开关的第三输入端连接至第一电位。

5、在一些实施例中，选择开关包括2个晶体管，被配置为：2个晶体管的栅极连接至行选择信号线，其中一个晶体管的源极连接至列选择信号线，另一个晶体管的源极连接至第一电位，2个晶体管的漏极相连接并均连接至存储单元选择线。

6、在一些实施例中，选择开关包括第一晶体管及第二晶体管，第一晶体管被配置为：栅极作为选择开关的第一输入端并与对应的行选择信号线连接，源极作为选择开关的第三输入端并连接至第一电位，漏极作为选择开关的输出端并连接至对应的存储单元选择线；第二晶体管被配置为：栅极与第一晶体管的栅极连接，源极作为选择开关的第二输入端并与对应的列选择信号线连接，漏极与第一晶体管的漏极连接；第一晶体管与第二晶体管的沟道类型不同。

7、在一些实施例中，单元阵列电路中：选中存储单元选择线对应的选择开关被配置为行选择信号线连接至第二电位且列选择信号线连接至第三电位；以及未选中存储单元选择线对应的选择开关被配置为行选择信号线连接至第三电位且列选择信号线连接至第二电位；其中，第三电位的幅值大于第一电位的幅值、第二电位的幅值。

8、在一些实施例中，第一晶体管为n型晶体管，第二晶体管为p型晶体管；第二电位用于使第二晶体管导通；第三电位用于使第一晶体管导通。

9、在一些实施例中，选择开关包括第三晶体管及第四晶体管，第三晶体管被配置为：栅极与对应的互补行选择信号线连接，源极作为选择开关的第三输入端并连接至第一电位，漏极作为选择开关的输出端并连接至对应的存储单元选择线；第四晶体管被配置为：栅极作为选择开关的第一输入端并与对应的行选择信号线连接，源极作为选择开关的第二输入端并与对应的列选择信号线连接，漏极与第三晶体管的漏极连接；互补行选择信号线与行选择信号线传输互为反相的信号，第三晶体管与第四晶体管的沟道类型相同。

10、在一些实施例中，第三晶体管及第四晶体管均为n型晶体管；单元阵列电路中：选中存储单元选择线对应的选择开关被配置为行选择信号线及列选择信号线均连接至第三电位；以及未选中存储单元选择线对应的选择开关被配置为行选择信号线及列选择信号线均连接至第二电位；其中，第三电位的幅值大于第一电位的幅值、第二电位的幅值。

11、在一些实施例中，功能电路中：沿行方向相邻的单元阵列电路共用沿行方向延伸的行选择信号线，沿列方向相邻的单元阵列电路共用沿列方向延伸的列选择信号线；功能电路还包括多个行选择开关及多个列选择开关，同一行选择开关经由共用的行选择信号线连接至对应的行选择开关；同一列选择开关经由共用的列选择信号线连接至对应的列选择开关。

12、在一些实施例中，存储单元选择线被配置为电连接沿垂直衬底方向层叠的x层存储单元；功能电路包括m行、n列的单元阵列电路；其中，经由一行选择开关、一列选择开关控制一行选择信号线及一列选择信号线来共同控制选择开关导通，以选中对应的存储单元选择线并同时选中q个存储单元，q＝mnx；q、m、x及n均为正整数。

13、在一些实施例中，存储单元选择线包括字线或位线。

14、在一些实施例中，存储单元选择线包括字线；至少一功能电路中：同一列字线均经由对应的选择晶体管连接至一沿列方向延伸的位线；以及不同列字线经由对应的选择晶体管连接至不同的位线；其中，同一层功能电路中位线均连接至一沿行方向延伸的公用位线，不同层功能电路中位线连接至不同公用位线。

15、在一些实施例中，功能电路还包括位线控制开关，位线控制开关与位线对应设置；同一层功能电路中位线均经由对应的位线控制开关连接至一沿行方向延伸的公用位线。

16、在一些实施例中，存储单元选择线包括字线；至少一功能电路中：沿行方向相邻的两列字线均经由对应的选择晶体管连接至一沿列方向延伸的位线；其中，同一层功能电路中位线均连接至一沿行方向延伸的公用位线，不同层功能电路中位线连接至不同公用位线。

17、在一些实施例中，同一层功能电路中，功能电路还包括与位线控制开关相连接的位线控制线，位线均经由位线控制开关连接至一沿行方向延伸的公用位线，位线控制开关经由位线控制线连接至对应的列选择信号线。

18、在一些实施例功能电路还包括与位线控制开关相连接的位线控制线及位线连接线，至少一功能电路中：相邻2列字线均经由对应的选择晶体管连接至一沿列方向延伸的位线，位线经由位线控制开关连接至一沿行方向延伸的公用位线，位线控制开关经由位线控制线和位线连接线连接至外部的解码器电路，用于实现位线与字线开启时序的控制。

19、根据一些实施例，本公开的另一方面提供一种三维存储器，三维存储器包括上述任一实施例中的三维存储芯片阵列电路；以及沿垂直衬底方向层叠的多层功能层，功能层包括行列排布的多个存储单元；一功能层中，沿平行衬底的列方向相邻的存储单元对应的存储单元选择线相互绝缘，均沿垂直衬底方向延伸；沿垂直衬底方向相邻的存储单元共用一沿垂直衬底方向延伸的存储单元选择线。

20、在上述实施例的三维存储器中，包括多层功能层，功能层包括行列排布的多个存储单元，单元阵列电路包括行选择信号线、列选择信号线、选择开关及行列排布的沿垂直衬底方向延伸的存储单元选择线；至少一功能电路中，至少一单元阵列电路的选择开关与存储单元选择线对应设置，选择开关的第一输入端与对应的行选择信号线连接，选择开关的第二输入端与对应的列选择信号线连接，选择开关的输出端连接至对应的存储单元选择线，用于经由行选择信号线及列选择信号线共同控制选择开关的导通或关断，以选中或未选中对应的存储单元选择线，以实现同时进行多个单元阵列电路的读取操作，提升器件的读取效率。

21、在一些实施例中，还包括第一三维存储芯片阵列电路、第二三维存储芯片阵列电路，以及沿行方向排布的读出放大器；第一三维存储芯片阵列电路、第二三维存储芯片阵列电路均包括三维存储芯片阵列电路；第一三维存储芯片阵列电路、第二三维存储芯片阵列电路位于读出放大器的沿列方向相对的两侧；第一三维存储芯片阵列电路与读出放大器的第一输入端连接，第二三维存储芯片阵列电路与读出放大器的第二输入端连接。

22、根据一些实施例，本公开的再一方面提供一种电子设备，包括上述任一实施例中的三维存储器。