具有三维晶体管的存储器外围电路及其形成方法与流程

本公开内容涉及存储装置及其制造方法。

背景技术：

1、通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。

2、三维(3d)存储器架构可以解决平面存储单元中的密度限制。3d存储器架构包括存储器阵列和用于促进存储器阵列的操作的外围电路。

技术实现思路

1、在一方面，一种存储装置包括存储单元阵列和多个外围电路，所述多个外围电路耦接到所述存储单元阵列且被配置为控制所述存储单元阵列。多个外围电路中的第一外围电路包括第一3d晶体管。第一3d晶体管包括3d半导体主体和与3d半导体主体的多个侧面接触的栅极结构。栅极结构包括栅极电介质和栅电极。栅电极包括金属，并且栅极电介质具有在1.8nm和10nm之间的厚度。

2、在另一方面，一种存储装置包括存储单元阵列和输入/输出(i/o)电路，所述输入/输出(i/o)电路耦接到所述存储单元阵列且被配置为将所述存储单元阵列与存储器控制器接口连接。所述i/o电路包括3d晶体管。

3、在又一方面，一种系统包括被配置为存储数据的存储装置。所述存储装置包括存储单元阵列和i/o电路，所述i/o电路耦接到所述存储单元阵列且被配置为将所述存储单元阵列与存储器控制器接口连接。所述i/o电路包括3d晶体管。所述系统还包括存储器控制器，其耦接到存储装置且被配置为通过所述i/o电路控制存储单元阵列。

技术特征：

1.一种存储装置，包括：

2.根据权利要求1所述的存储装置，其中，所述栅极结构的顶表面是弯曲的。

3.根据权利要求2所述的存储装置，其中，所述栅极电介质的厚度在2nm和4nm之间。

4.根据权利要求1-3中任一项所述的存储装置，其中，所述第一3d晶体管是多栅极晶体管。

5.根据权利要求1-4中任一项所述的存储装置，其中，所述栅极电介质包括高介电常数(高k)电介质。

6.根据权利要求1-5中任一项所述的存储装置，其中，所述3d半导体主体的宽度在10nm和180nm之间。

7.根据权利要求6所述的存储装置，其中，所述3d半导体主体的宽度在30nm和100nm之间。

8.根据权利要求1-7中任一项所述的存储装置，其中，所述3d半导体主体的沟道长度在30nm和180nm之间。

9.根据权利要求8所述的存储装置，其中，所述3d半导体主体的沟道长度在50nm和120nm之间。

10.根据权利要求1-9中任一项所述的存储装置，其中，所述3d半导体主体的高度在40nm和300nm之间。

11.根据权利要求10所述的存储装置，其中，所述3d半导体主体的高度在50nm和100nm之间。

12.根据权利要求10或11所述的存储装置，其中，所述第一外围电路还包括：

13.根据权利要求1-12中任一项所述的存储装置，还包括第一电压源，所述第一电压源耦接到所述第一外围电路且被配置为将第一电压提供到所述第一3d晶体管，其中，所述第一电压在0.9v和1.2v之间。

14.根据权利要求13所述的存储装置，其中，所述第一电压为1.2v。

15.根据权利要求1-14中任一项所述的存储装置，其中，所述第一外围电路是输入/输出(i/o)电路。

16.根据权利要求13-15中任一项所述的存储装置，其中，所述多个外围电路中的第二外围电路包括第二3d晶体管，且所述第二3d晶体管的栅极电介质的厚度大于所述第一3d晶体管的栅极电介质的厚度。

17.根据权利要求16所述的存储装置，其中，所述第二3d晶体管还包括漂移区。

18.根据权利要求16或17所述的存储装置，还包括第二电压源，所述第二电压源耦接到所述第二外围电路且被配置为将第二电压提供到所述第二3d晶体管，其中，所述第二电压大于施加到所述第一3d晶体管的所述第一电压。

19.根据权利要求18所述的存储装置，其中，所述第二电压大于1.2v。

20.根据权利要求1-19中任一项所述的存储装置，其中，所述多个外围电路中的第三外围电路包括平面晶体管。

21.根据权利要求1-20中任一项所述的存储装置，其中，所述存储单元阵列包括3dnand存储器串阵列。

22.一种存储装置，包括：

23.根据权利要求22所述的存储装置，还包括电压源，所述电压源耦接到所述i/o电路且被配置为将电压提供到所述3d晶体管，其中，所述电压在0.9v与1.2v之间。

24.根据权利要求23所述的存储装置，其中，所述电压为1.2v。

25.根据权利要求22-24中任一项所述的存储装置，其中，所述3d晶体管是多栅极晶体管。

26.根据权利要求25所述的存储装置，其中，所述多栅极晶体管包括鳍式场效应晶体管(finfet)。

27.根据权利要求25所述的存储装置，其中，所述多栅极晶体管包括全环栅(gaa)fet。

28.根据权利要求22-27中任一项所述的存储装置，其中，

29.根据权利要求28所述的存储装置，其中，所述栅极电介质的厚度在2nm和4nm之间。

30.根据权利要求28或29所述的存储装置，其中，所述栅极电介质包括高介电常数(高k)电介质。

31.根据权利要求28-30中任一项所述的存储装置，其中，所述3d半导体主体的宽度在10nm和180nm之间。

32.根据权利要求31所述的存储装置，其中，所述3d半导体主体的宽度在30nm和100nm之间。

33.根据权利要求28-32中任一项所述的存储装置，其中，所述3d半导体主体的沟道长度在30nm和180nm之间。

34.根据权利要求33所述的存储装置，其中，所述3d半导体主体的沟道长度在50nm和120nm之间。

35.根据权利要求28-34中任一项所述的存储装置，其中，所述3d半导体主体的高度在40nm和300nm之间。

36.根据权利要求35所述的存储装置，其中，所述3d半导体主体的高度在50nm和100nm之间。

37.根据权利要求22-36中任一项所述的存储装置，其中，所述存储单元阵列包括3dnand存储器串阵列。

38.一种系统，包括：

39.根据权利要求38所述的系统，还包括主机，所述主机耦接到所述存储器控制器且被配置为发送或接收数据。

技术总结在某些方面，一种存储装置包括存储单元阵列和多个外围电路，所述多个外围电路耦接到存储单元阵列且被配置为控制存储单元阵列。多个外围电路中的第一外围电路包括第一三维(3D)晶体管。第一3D晶体管包括3D半导体主体和与3D半导体主体的多个侧面接触的栅极结构。栅极结构包括栅极电介质和栅电极。栅电极包括金属，并且栅极电介质具有在1.8nm和10nm之间的厚度。技术研发人员：孙超,陈亮,许文山,刘威,江宁,薛磊,田武受保护的技术使用者：长江存储科技有限责任公司技术研发日：技术公布日：2024/1/15