读控制电路的制作方法

本发明涉及一种半导体集成电路，特别是涉及一种读控制电路。

背景技术：

1、如图1所示，是现有读控制电路的结构图；现有读控制电路包括：灵敏放大器(sa)101和锁存器(latch)102。图1中，所述灵敏放大器101也采用sa表示，所述锁存器102也采用latch表示。

2、所述灵敏放大器101的电源端连接电源电压vcc。所述灵敏放大器101的使能端连接使能信号sen，预充电端连接预充电信号pre。

3、所述灵敏放大器101的输出端连接到所述锁存器102的输入端。

4、所述锁存器102的控制端连接全局时钟信号gck。

5、如图2所示，是现有读控制电路的各信号的时序波形图；所述使能信号sen有效时所述灵敏放大器101工作并进入所述读取阶段。图2中，所述使能信号sen为高电平有效。

6、在所述读取阶段中，所述灵敏放大器101分成预充电阶段和放大阶段。

7、在所述预充电信号pre有效时，所述灵敏放大器101进入所述预充电阶段；所述预充电阶段结束后进入所述放大阶段。图2中，所述预充电信号pre为高电平有效，所述灵敏放大器101的输出端输出读取放大电压。

8、全局时钟信号gck有效时，所述锁存器102位于取样(sample)输出阶段且取样输出阶段位于所述放大阶段中，取样输出阶段中，所述锁存器102所存储的信号能输出(transparent)。图2中，全局时钟信号gck为低电平时有效。取样输出阶段中，所述锁存器102会根据所述灵敏放大器101输出的读取放大电压形成一位读取数字信号dout并输出。

9、但是，现有读控制电路对噪声比较敏感，在所述锁存器102关断的附近如果电源噪声导致读取数字信号dout错误，后面整个读都会错误。如图2中，在虚线圈103和104处存在电源噪声且这些电源噪声都位于所述全局时钟信号gck为低电平的区域段即所述取样输出阶段中，这时的电源噪声有可能使所述灵敏放大器101的输出无效，并从而导致所述读取数字信号dout无效，如虚线圈105所示。

技术实现思路

1、本发明是提供一种读控制电路，能防止出现读错误，提高读数据的稳定性。

2、本发明提供的读控制电路包括：灵敏放大器，多个锁存器，数据判断器。

3、所述灵敏放大器的电源端连接电源电压。

4、所述灵敏放大器的输出端同时连接到各所述锁存器的输入端。

5、各所述锁存器的控制端分别连接一个全局时钟信号。

6、所述数据判断器包括多个输入端，各所述锁存器的输出端分别连接到所述数据判断器的一个输入端。

7、在读取阶段中：

8、所述灵敏放大器的输出端输出读取放大电压。

9、各所述锁存器在所连接的所述全局时钟信号有效时进入取样输出阶段且在所述取样输出阶段形成一位第一读取数字信号并输出所述第一读取数字信号，所述第一读取数字信号由所述读取放大电压确定。

10、各所述锁存器的取样输出阶段依次错开。

11、所述数据判断器接收各所述第一读取数字信号并对各所述第一读取数字信号进行逻辑运算得到第二读取数字信号，所述逻辑运算实现所述第二读取数字信号取各所述第一读取数字信号中出现次数多的值，在所述数字判断器的输出端输出所述第二读取数字信号。

12、进一步的改进是，所述锁存器的数量为奇数。

13、进一步的改进是，所述锁存器的数量为3个。

14、进一步的改进是，所述逻辑运算的公式为：

15、

16、dout表示所述第二读取数字信号；

17、or()表示逻辑或运算；

18、and()表示逻辑与运算；

19、d1表示第一个所述锁存器输出的所述第一读取数字信号，d2表示第二个所述锁存器输出的所述第一读取数字信号；d3表示第三个所述锁存器输出的所述第一读取数字信号。

20、进一步的改进是，所述灵敏放大器的使能端连接使能信号，预充电端连接预充电信号。

21、所述使能信号有效时所述灵敏放大器工作并进入所述读取阶段。

22、在所述读取阶段中，所述灵敏放大器分成预充电阶段和放大阶段。

23、在所述预充电信号有效时，所述灵敏放大器进入所述预充电阶段；所述预充电阶段结束后进入所述放大阶段。

24、在所述放大阶段中，所述灵敏放大器的输出端输出所述读取放大电压。

25、进一步的改进是，各所述锁存器的取样输出阶段位于所述放大阶段中。

26、进一步的改进是，所述使能信号为高电平有效，所述预充电信号为高电平有效。

27、进一步的改进是，各所述全局时钟信号为低电平有效。

28、进一步的改进是，所述电源电压具有电源噪声波纹，所述电源噪声波纹会影响所述读取放大电压；

29、当所述锁存器的取样输出阶段中出现所述电源噪声波纹时，所述电源噪声波纹还同时影响对应的所述锁存器的所述第一读取数字信号。

30、进一步的改进是，所述数据判断器通过硬件模块实现或者通过软件模块实现。

31、进一步的改进是，所述灵敏放大器的输入端连接存储器的存储单元。

32、进一步的改进是，所述存储器包括闪存。

33、进一步的改进是，各所述锁存器的结构相同。

34、进一步的改进是，各所述锁存器都包括首尾连接的反相器。

35、进一步的改进是，所述反相器包括cmos反相器。

36、和现有技术仅通过一个锁存器实现读取数字信号输出不同，本发明采用多个锁存器加数据判断器来实现读取数字信号的输出，且通过将取样输出阶段依次错开使多个锁存器能在不同的时刻读取灵敏放大器输出的读取放大电压信号并转换为第一读取数字信号，之后再通过数据判断器来对各第一读取数字信号进行比较并取出现次数最多的第一读取数字信号的值作为最终输出的第二读取数字信号，这样，即使在整个读取阶段中，在某些时刻中灵敏放大器输出的读取放大电压会受到噪声如电源噪声的不利影响如会使第一读取信号产生翻转的不利影响，但是其他时刻中灵敏放大器输出的读取放大电压不会受到噪声如电源噪声的不利影响，噪声产生的不利影响仅会影响少数的锁存器的第一读取信号，多少锁存器的第一读取信号依然保持正确，利用第一读取信号正确的数量大于错误的数量，通过数据判断器的比较和选择就能将受到噪声影响的错误数据排除，从而使得输出结果即第二读取信号是正确的，故本发明能防止出现读错误，提高读数据的稳定性。

技术特征：

1.一种读控制电路，其特征在于，包括：灵敏放大器，多个锁存器，数据判断器；

2.如权利要求1所述的读控制电路，其特征在于：所述锁存器的数量为奇数。

3.如权利要求2所述的读控制电路，其特征在于：所述锁存器的数量为3个。

4.如权利要求3所述的读控制电路，其特征在于：所述逻辑运算的公式为：

5.如权利要求1所述的读控制电路，其特征在于：所述灵敏放大器的使能端连接使能信号，预充电端连接预充电信号；

6.如权利要求5所述的读控制电路，其特征在于：各所述锁存器的取样输出阶段位于所述放大阶段中。

7.如权利要求5所述的读控制电路，其特征在于：所述使能信号为高电平有效，所述预充电信号为高电平有效。

8.如权利要求6所述的读控制电路，其特征在于：各所述全局时钟信号为低电平有效。

9.如权利要求1所述的读控制电路，其特征在于：所述电源电压具有电源噪声波纹，所述电源噪声波纹会影响所述读取放大电压；

10.如权利要求1或4所述的读控制电路，其特征在于：所述数据判断器通过硬件模块实现或者通过软件模块实现。

11.如权利要求1所述的读控制电路，其特征在于：所述灵敏放大器的输入端连接存储器的存储单元。

12.如权利要求11所述的读控制电路，其特征在于：所述存储器包括闪存。

13.如权利要求1所述的读控制电路，其特征在于：各所述锁存器的结构相同。

14.如权利要求13所述的读控制电路，其特征在于：各所述锁存器都包括首尾连接的反相器。

15.如权利要求14所述的读控制电路，其特征在于：所述反相器包括cmos反相器。

技术总结本发明公开了一种读控制电路包括：灵敏放大器，多个锁存器，数据判断器。灵敏放大器的输出端同时连接到各锁存器的输入端。各锁存器的控制端分别连接一个全局时钟信号。各锁存器的输出端分别连接到数据判断器的一个输入端。在读取阶段中：灵敏放大器的输出端输出读取放大电压。各锁存器在所连接的全局时钟信号有效时进入取样输出阶段且在取样输出阶段形成一位由读取放大电压确定的第一读取数字信号。各锁存器的取样输出阶段依次错开。数据判断器对各第一读取数字信号进行逻辑运算得到第二读取数字信号，逻辑运算实现第二读取数字信号取各第一读取数字信号中出现次数多的值。本发明是能防止出现读错误，提高读数据的稳定性。技术研发人员：杨光军受保护的技术使用者：上海华虹宏力半导体制造有限公司技术研发日：技术公布日：2024/1/15