闪存测试的筛选方法与流程

本发明涉及一种半导体集成电路的制造方法，特别是涉及一种闪存测试的筛选方法。

背景技术：

1、如图1所示，是现有闪存的存储单元101的电路结构示意图；如图2所示，是现有闪存的存储单元101的剖面结构示意图；现有闪存如闪存包括多个存储单元101，由多个所述存储单元101排列形成存储器的阵列结构。

2、各所述存储单元101都采用分离栅浮栅器件。

3、如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

4、所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

5、所述分离栅浮栅器件为n型器件，所述第一源漏区205a和所述第二源漏区205b都由n+区组成。

6、p型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于p型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述p型半导体衬底201组成或者进一步在所述p型半导体衬底201上进行掺杂形成。

7、所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线bl1。

8、所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线bl0。

9、各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

10、各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。

11、所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线wl。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用cg0和cg1表示，第一栅极结构102a的所述控制栅105连接到控制栅线cg0，第一栅极结构102b的所述控制栅105连接到控制栅线cg1。

12、对所述存储单元101的操作包括：擦除(erase)、编程(program)和读(read)，以图1中的所述第一栅极结构102a中的所述浮栅104所对应的存储位‘a’为例，3种操作电压请参考表一所示：

13、表一

14、 cg0 wl cg1 bl0 bl1 erase -7v 8v -7v 0v 0v prog 8v 1.5v 5v 5v idp read 0v 3.5v 5v 0v isense

15、表一中，erase表示擦除，prog表示编程即写，read表示读，idp表示位线编程电流，isense表示感测电流即读取电流。cg0表示第一栅极结构102a的所述控制栅105的电压，wl表示第二栅极结构103的字线栅106的电压，cg1表示第一栅极结构102b的所述控制栅105的电压，bl0表示位线bl0的电压，bl1表示位线bl1的信号。

16、可以看出，在擦除时，cg0和cg1都是-7v，wl为8v，bl0和bl1都是0v，这样，在cg0和wl的较大电压差的作用下实现对存储位‘a’的擦除；通常，cg1和wl的电压作用下，还会对所述第一栅极结构102b中的所述浮栅104所对应的存储位进行擦除。

17、编程即写入时，wl为1.5v和cg1位5v，分别能使所述第二栅极结构103和所述第一栅极结构102b所控制的沟道导通，cg0为8v，bl0为5v以及bl1加编程电流idp，这样，编程电流idp会通过所述第一栅极结构102b和所述第二栅极结构103所控制的沟道向bl0流动，在bl0的5v电压作用下会形成热载流子，热载流子在cg0的8v的高压作用下会注入到存储位‘a’对应的所述浮栅104中。

18、读取时，cg0为0v，这样，cg0对应的所述第一栅极结构102a的沟道将完全由存储位‘a’的状态确定，wl的3.5v电压以及cg1的5v电压所述第二栅极结构103和所述第一栅极结构102b所控制的沟道导通，bl0为0v即接地，bl1则能读出读取电流即isense。在灵敏放大器中，读取电流isense会作为存储单元电流，灵敏放大器会将isense和参考电流进行比较，来实现对数据的读取。

19、如图3所示，是现有闪存的阵列结构图；所述阵列结构包括：

20、多个存储块301，各所述存储块301之间隔离有对应的场氧(未显示)。

21、各所述存储块301中包括多列存储片302，各所述存储片302之间隔离有对应的所述场氧。

22、各所述存储块301为输入输出块。图3中显示了3块所述存储块301，分别用io0和io1表示。

23、各所述存储块301包括2列所述存储片302；图3中，两列所述存储片302也分别采用slice0和slice1表示。

24、各所述存储片302包括两条存储列以及3根位线。例如，图3中，io0中的slice0对应的3根位线分别用bl0、bl1和bl2表示，io0中的slice1对应的3根位线分别用bl3、bl4和bl5表示。同样，io1中也显示了6根位线，分别用bl6、bl7、bl8、bl9、bl10和bl11表示。

25、在各所述存储片302中，第一存储列中的各所述存储单元101的第一源漏区205a连接第一位线和第二位线中的一根以及第二源漏区205b连接所述第一位线和所述第二位线中的另一根，第二存储列中的各所述存储单元101的第一源漏区205a连接第三位线和第二位线中的一根以及第二源漏区205b连接所述第三位线和所述第二位线中的另一根。由图3所示可知，各所述存储片302中的第二位线对应于中间位置的位线，如slice1中的位线bl1位第二位线。

26、通常，所述阵列结构中，同一行的各所述存储单元101上设置有多根控制栅线(未显示)以及对应的字线(未显示)。

27、所述控制栅线的数量和所述第一栅极结构的数量相同，同一行的各所述存储单元101的各位置相同所述存储位顶部的所述控制栅105都连接到同一根所述控制栅线。

28、所述字线的数量和所述第二栅极结构103的数量相同，同一行的各所述存储单元101的各位置相同所述第二栅极结构103都连接到同一根所述字线。

29、所述闪存测试中，采用棋盘格数据图形，如图4所示，是现有闪存测试方法中棋盘格数据图形；棋盘格数据图形中，同一行上相邻两个所述存储位的数据相反，同一列上相邻两个所述存储位的数据也相反。在现有闪存测试方法中，当选择slice0的时候，slice1是浮空的，现有棋盘格无法筛选出bl2和bl3之间以及bl5和bl6之间的短路(short)缺陷。

技术实现思路

1、本发明是提供一种闪存测试的筛选方法，能实现对位于场氧两侧的两根相邻的位线的短路缺陷的筛选。

2、本发明提供的闪存测试的筛选方法中，闪存包括多个存储单元；各所述存储单元都采用分离栅浮栅器件，由多个所述存储单元排列形成闪存的阵列结构。

3、所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅；每一个所述浮栅作为一个存储位。

4、所述阵列结构包括：

5、多个存储块，各所述存储块之间隔离有对应的场氧。

6、各所述存储块中包括多列存储片，各所述存储片之间隔离有对应的所述场氧。

7、各所述存储片包括两条存储列以及3根位线。

8、在各所述存储片中，第一存储列中的各所述存储单元的第一源漏区连接第一位线和第二位线中的一根以及第二源漏区连接所述第一位线和所述第二位线中的另一根，第二存储列中的各所述存储单元的第一源漏区连接第三位线和第二位线中的一根以及第二源漏区连接所述第三位线和所述第二位线中的另一根。

9、筛选方法包括用于实现将位于各所述场氧两侧的两根相邻的所述位线的短路缺陷筛选出来；所述筛选方法包括如下步骤：

10、步骤一、按第一数据图形进行写入，所述第一数据图形包括：

11、在各所述存储片中，同一行的两个所述存储单元中的各所述存储位存储的数据都相同，当前行的所述存储单元的各所述存储位存储的数据和相邻行的所述存储单元的各所述存储位存储的数据相反；各所述存储位存储的数据为0或者为1。

12、同一行中，当前的所述存储片的所述存储单元的各所述存储位存储的数据和相邻的所述存储片的所述存储单元的各所述存储位存储的数据相反。

13、步骤二、进行短路缺陷测试，包括：

14、步骤21、选定需要进行所述短路缺陷测试的两根位于所述场氧两侧的所述位线以及两列相邻的所述存储片，令两根选定的所述位线分别为第一选定位线和第二选定位线，两列选定的所述存储片分别为第一选定存储片和第二选定存储片，所述第一选定位线为所述第一选定存储片的第一位线和第三位线中的一根，所述第二选定位线为所述第二选定存储片的第一位线和第三位线中的一根。

15、步骤22、在所述第一选定存储片中选择一个存储数据为0的行作为选定行；所述第二选定存储片中位于所述选定行上的各所述存储位的数据都为1。

16、步骤23、在所述第一选定存储片中选定用于读取的选定存储位，所述选定存储位为靠近所述第一选定存储片中的第二位线一侧以及远离所述第一选定位线一侧的所述存储位。

17、步骤24、对所述选定存储位进行读取并根据读取结果判断是否具有所述短路缺陷。

18、在所述读取过程中，所述第二选存储片中位于所述选定行上的各所述存储位的数据都为1，使得所述第二选定存储片的3根所述位线连接在一起；所述第一选定位线连接到位线读取节点。

19、当所述第一选定位线和第二选定位线短路断开时，所述位线读取节点具有第一寄生电容，所述第一寄生电容由所述第一选定位线确定。

20、当具有所述短路缺陷时，所述第一选定位线和第二选定位线短路，所述位线读取节点具有第二寄生电容，所述第二寄生电容由所述第一选定位线和所述第二选定存储片的3根所述位线确定，所述第二寄生电容大于所述第一寄生电容。

21、所述位线读取节点从读取放大开始时的初始电压上升到使读取电压产生翻转的第一电压的上拉时间由所述位线读取节点的寄生电容决定，所述第一寄生电容对应所述上拉时间为第一时间，所述第二寄生电容对应的所述上拉时间为第二时间，所述第二时间大于所述第一时间，将所述读取放大时间设置在所述第一时间和所述第二时间之间，以实现对所述短路缺陷的筛选。

22、进一步的改进是，步骤24中，在所述读取放大之前还包括预充电步骤，所述预充电使所述位线读取节点的电压达到所述初始电压；在相同的所述预充电的时间和电流的条件下，所述第二寄生电容对应的所述初始电压小于所述第一寄生电容对应的所述初始电压，使所述第一时间和所述第二时间的差值增加。

23、进一步的改进是，将步骤24中所述预充电的时间设置为所述闪存在正常工作模式中的预充电时间的80％以下，以降低所述位线读取节点的所述初始电压。

24、进一步的改进是，所述阵列结构中，同一行的各所述存储单元上设置有多根控制栅线以及对应的字线。

25、所述控制栅线的数量和所述第一栅极结构的数量相同，同一行的各所述存储单元的各位置相同所述存储位顶部的所述控制栅都连接到同一根所述控制栅线。

26、所述字线的数量和所述第二栅极结构的数量相同，同一行的各所述存储单元的各位置相同所述第二栅极结构都连接到同一根所述字线。

27、进一步的改进是，步骤24中，所述选定行中，所述选定存储位所对应的所述控制栅线接0v电压，非选定的各所述存储位所对应的所述控制栅线所连接的电压使非选定的各所述存储位对应的所述第一栅极结构所控制的沟道区的区域段导通，各所述字线所连接的电压使各所述第二栅极结构所控制的沟道区的区域段导通。

28、进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

29、进一步的改进是，所述分离栅浮栅器件为n型器件，所述第一源漏区和所述第二源漏区都由n+区组成。

30、p型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。

31、进一步的改进是，各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成。

32、所述第二栅极结构由字线栅介质层和字线栅叠加而成。

33、进一步的改进是，所述浮栅为多晶硅浮栅；所述控制栅采用多晶硅栅，所述字线栅采用多晶硅栅。

34、所述隧穿介质层的材料为氧化层，所述控制栅介质层的材料为氧化层，所述字线栅介质层的材料为氧化层。

35、进一步的改进是，各所述存储块包括2列所述存储片。

36、进一步的改进是，各所述存储块为输入输出块。

37、进一步的改进是，所述闪存中还包括灵敏放大器，所述位线读取节点连接到所述灵敏放大器。

38、进一步的改进是，所述灵敏放大器中具有参考电流路径，通过所述参考电流路径提供的参考电流实现对所述位线读取节点的电压上拉。

39、进一步的改进是，所述灵敏放大器还包括预充电路径；在所述预充电步骤中，所述预充电路径导通实现对所述位线读取节点的预充电。

40、进一步的改进是，所述预充电路径的控制端连接预充电使能信号，通过设置所述预充电使能信号的有效电平时间来调节所述预充电时间。

41、针对位于各场氧两侧的两根相邻的位线的短路缺陷，本发明首先测试用的写入到闪存中的第一数据图形进行了特别设置；其次，在短路缺陷测试中，根据第一数据图形选定用于筛选短路缺陷的存储位，在对选定存储位的读取过程中对读取放大时间进行了设置，从而能实现对短路缺陷的检测，也即本发明能实现对位于场氧两侧的两根相邻的位线的短路缺陷的筛选。