一种用于芯片测试模式的单Pin输入控制码产生电路的制作方法

本发明涉及数字集成电路，具体地，涉及一种用于芯片测试模式的单pin输入控制码产生电路。

背景技术：

1、芯片在封装完成之后，出厂之前，需要对芯片进行测试，以判断芯片是否满足设计指标要求。为了方便对封装后的芯片进行测试，通常在芯片设计之初，会设计一些专用于测试模式控制的电路，用于通过芯片引脚接收特殊的模式控制码进入有别于正常工作模式的测试模式。

2、通常这类特殊的模式控制码采用集成电路总线(inter-integrated circuit，i2c)协议进行配置，需要一个起始信号，即scl处于高电平，sda由高到低变化，然后在scl处于高电平期间，并通过一个应答电路返回一个应答信号，使得sda由高到低变化。该过程需要占用芯片的两个引脚分别用于传输数据和时钟信号，对于某些引脚资源特别短缺的芯片，不适用于该方式。同时，i2c电路是一种常规的通用协议，测试模式控制码的编码和传输需要遵循相应的规范，存在编码和送码方式效率不高的问题，对芯片的测试效率产生一定的影响。

技术实现思路

1、针对现有技术中存在的问题，本发明提供了一种用于芯片测试模式的单pin输入控制码产生电路，不仅节约芯片引脚，还能提高芯片的测试效率。

2、为实现上述技术目的，本发明采用如下技术方案：一种用于芯片测试模式的单pin输入控制码产生电路，包括连接的译码电路和移位寄存器，通过单个芯片引脚vpulse向译码电路中输入一串负脉冲宽度调制信号，转换为移位寄存器的电平信号data和时钟控制信号ck，向移位寄存器写入模式控制码ct1~ctn，用于控制测试模式控制电路控制芯片进入不同的测试模式。

3、进一步地，所述译码电路由第一控制信号a1产生电路、第二控制信号a2产生电路、与非门、第一反相器及d触发器构成，所述第一控制信号a1产生电路的输入端、第二控制信号a2产生电路的输入端均与单个芯片引脚vpulse连接，所述第一控制信号a1产生电路的输出端和与非门的第一输入端a1连接，所述第二控制信号a2产生电路的输出端分别和与非门的第二输入端a2、d触发器的时钟控制信号输入端clk、第一反相器的输入端连接，所述与非门的输出端与d触发器的rst端连接，所述d触发器的d端与数字电源dvdd连接，所述d触发器的输出端、第一反相器的输出端均与移位寄存器连接。

4、进一步地，所述d触发器的输出端的输出信号作为移位寄存器数据输入端的电平信号data，所述第一反相器的输出端的输出信号作为移位寄存器的时钟控制信号ck。

5、进一步地，所述第一控制信号a1产生电路包括：第一级反相器、第一负载电容和第一延迟单元，所述第一级反相器的输入端与单个芯片引脚vpulse连接，所述第一级反相器的输出端分别与第一负载电容的一端、第一延迟单元的输入端连接，所述第一负载电容的另一端接地，所述第一延迟单元的输出端和与非门的第一输入端a1连接。

6、进一步地，所述第一级反相器包括：第一可调电流源、第一pmos晶体管、第一nmos晶体管和第一电源，所述第一电源的输出端与第一可调电流源的输入端连接，所述第一可调电流源的输出端与第一pmos晶体管的源极连接，所述第一pmos晶体管的栅极、第一nmos晶体管的栅极均与单个芯片引脚vpulse连接，所述第一pmos晶体管的漏极、第一nmos晶体管的漏极均与第一负载电容的一端、第一延迟单元的输入端连接，所述第一nmos晶体管的源极接地。

7、进一步地，所述第一延迟单元由连接的第二反相器、第三反相器组成，所述第二反相器的输入端分别与第一pmos晶体管的漏极、第一nmos晶体管的漏极、第一负载电容的一端连接，所述第三反相器的输出端和与非门的第一输入端a1连接。

8、进一步地，所述第二控制信号a2产生电路包括：第二级反相器、第二负载电容和第二延迟单元，所述第二负载电容接入到第二级反相器中，所述第二级反相器的输出端与第二延迟单元的输入端连接，所述第二延迟单元的输出端分别和与非门的第二输入端a2、d触发器的时钟控制信号输入端clk、第一反相器的输入端连接。

9、进一步地，所述第二级反相器包括：第二pmos晶体管、第二nmos晶体管和第二可调电流源，所述第二可调电流源的输出端、第二pmos晶体管的栅极、第二负载电容的一端连接，所述第二pmos晶体管的栅极、第二nmos晶体管的栅极均与单个芯片引脚vpulse连接，所述第二pmos晶体管的漏极、第二nmos晶体管的漏极分别与第二负载电容的另一端、第二延迟单元的输入端连接，所述第二nmos晶体管的源极与第二可调电流源的输入端连接，所述第二可调电流源的输出端接地。

10、进一步地，所述第二延迟单元包括连接的第四反相器、第五反相器，所述第四反相器的输入端分别与第二pmos晶体管的漏极、第二nmos晶体管的漏极、第二负载电容的另一端连接，所述第五反相器的输出端分别和与非门的第二输入端a2、d触发器的时钟控制信号输入端clk、第一反相器的输入端连接。

11、进一步地，若输入的负脉冲宽度调制信号的宽度小于特定值，向移位寄存器写入模式控制码为1；否则，向移位寄存器写入模式控制码为0。

12、与现有技术相比，本发明具有如下有益效果：本发明用于芯片测试模式的单pin输入控制码产生电路通过设计脉冲宽度调制译码电路，使得采用芯片的一个引脚输入负脉冲宽度调制信号，在测试模式控制电路内部产生移位寄存器所需的数据信号和时钟控制信号，在仅占用芯片的一个引脚的情况下，就能实现原有技术方案需要数据信号输入端及时钟控制信号输入端两个芯片引脚端口的写码功能，节约了一个芯片引脚；同时，仅需通过单个芯片引脚输入一串负脉冲宽度调制信号，就能向寄存器写入模式控制码，简化了从引脚输入的编码和送码过程，提高芯片测试效率。

技术特征：

1.一种用于芯片测试模式的单pin输入控制码产生电路，其特征在于，包括连接的译码电路（101）和移位寄存器（102），通过单个芯片引脚vpulse向译码电路（101）中输入一串负脉冲宽度调制信号，转换为移位寄存器（102）的电平信号data和时钟控制信号ck，向移位寄存器（102）写入模式控制码ct1~ctn，用于控制测试模式控制电路（2）控制芯片进入不同的测试模式。

2.根据权利要求1所述的一种用于芯片测试模式的单pin输入控制码产生电路，其特征在于，所述译码电路（101）由第一控制信号a1产生电路（201）、第二控制信号a2产生电路（202）、与非门（203）、第一反相器（204）及d触发器（205）构成，所述第一控制信号a1产生电路（201）的输入端、第二控制信号a2产生电路（202）的输入端均与单个芯片引脚vpulse连接，所述第一控制信号a1产生电路（201）的输出端和与非门（203）的第一输入端a1连接，所述第二控制信号a2产生电路（202）的输出端分别和与非门（203）的第二输入端a2、d触发器（205）的时钟控制信号输入端clk、第一反相器（204）的输入端连接，所述与非门（203）的输出端与d触发器（205）的rst端连接，所述d触发器（205）的d端与数字电源dvdd连接，所述d触发器（205）的输出端、第一反相器（204）的输出端均与移位寄存器（102）连接。

3.根据权利要求2所述的一种用于芯片测试模式的单pin输入控制码产生电路，其特征在于，所述d触发器（205）的输出端的输出信号作为移位寄存器（102）数据输入端的电平信号data，所述第一反相器（204）的输出端的输出信号作为移位寄存器（102）的时钟控制信号ck。

4.根据权利要求2所述的一种用于芯片测试模式的单pin输入控制码产生电路，其特征在于，所述第一控制信号a1产生电路（201）包括：第一级反相器、第一负载电容（304）和第一延迟单元，所述第一级反相器的输入端与单个芯片引脚vpulse连接，所述第一级反相器的输出端分别与第一负载电容（304）的一端、第一延迟单元的输入端连接，所述第一负载电容（304）的另一端接地，所述第一延迟单元的输出端和与非门（203）的第一输入端a1连接。

5.根据权利要求4所述的一种用于芯片测试模式的单pin输入控制码产生电路，其特征在于，所述第一级反相器包括：第一可调电流源（301）、第一pmos晶体管（302）、第一nmos晶体管（303）和第一电源，所述第一电源的输出端与第一可调电流源（301）的输入端连接，所述第一可调电流源（301）的输出端与第一pmos晶体管（302）的源极连接，所述第一pmos晶体管（302）的栅极、第一nmos晶体管（303）的栅极均与单个芯片引脚vpulse连接，所述第一pmos晶体管（302）的漏极、第一nmos晶体管（303）的漏极均与第一负载电容（304）的一端、第一延迟单元的输入端连接，所述第一nmos晶体管（303）的源极接地。

6.根据权利要求5所述的一种用于芯片测试模式的单pin输入控制码产生电路，其特征在于，所述第一延迟单元由连接的第二反相器（305）、第三反相器（306）组成，所述第二反相器（305）的输入端分别与第一pmos晶体管（302）的漏极、第一nmos晶体管（303）的漏极、第一负载电容（304）的一端连接，所述第三反相器（306）的输出端和与非门（203）的第一输入端a1连接。

7.根据权利要求4所述的一种用于芯片测试模式的单pin输入控制码产生电路，其特征在于，所述第二控制信号a2产生电路（202）包括：第二级反相器、第二负载电容（404）和第二延迟单元，所述第二负载电容接入到第二级反相器中，所述第二级反相器的输出端与第二延迟单元的输入端连接，所述第二延迟单元的输出端分别和与非门（203）的第二输入端a2、d触发器（205）的时钟控制信号输入端clk、第一反相器（204）的输入端连接。

8.根据权利要求7所述的一种用于芯片测试模式的单pin输入控制码产生电路，其特征在于，所述第二级反相器包括：第二pmos晶体管（401）、第二nmos晶体管（402）和第二可调电流源（403），所述第二可调电流源（403）的输出端、第二pmos晶体管（401）的栅极、第二负载电容（404）的一端连接，所述第二pmos晶体管（401）的栅极、第二nmos晶体管（402）的栅极均与单个芯片引脚vpulse连接，所述第二pmos晶体管（401）的漏极、第二nmos晶体管（402）的漏极分别与第二负载电容（404）的另一端、第二延迟单元的输入端连接，所述第二nmos晶体管（402）的源极与第二可调电流源（403）的输入端连接，所述第二可调电流源（403）的输出端接地。

9.根据权利要求8所述的一种用于芯片测试模式的单pin输入控制码产生电路，其特征在于，所述第二延迟单元包括连接的第四反相器（405）、第五反相器（406），所述第四反相器（405）的输入端分别与第二pmos晶体管（401）的漏极、第二nmos晶体管（402）的漏极、第二负载电容（404）的另一端连接，所述第五反相器（406）的输出端分别和与非门（203）的第二输入端a2、d触发器（205）的时钟控制信号输入端clk、第一反相器（204）的输入端连接。

10.根据权利要求1所述的一种用于芯片测试模式的单pin输入控制码产生电路，其特征在于，若输入的负脉冲宽度调制信号的宽度小于特定值，向移位寄存器（102）写入模式控制码为1；否则，向移位寄存器（102）写入模式控制码为0。

技术总结本发明公开了一种用于芯片测试模式的单Pin输入控制码产生电路，包括连接的译码电路和移位寄存器，通过单个芯片引脚Vpulse向译码电路中输入一串负脉冲宽度调制信号，转换为移位寄存器的电平信号DATA和时钟控制信号CK，向移位寄存器写入模式控制码CT1~CTN，用于控制测试模式控制电路控制芯片进入不同的测试模式。本发明中的译码电路，使得采用芯片的一个引脚输入负脉冲宽度调制信号，在测试模式控制电路内部产生移位寄存器所需的数据信号和时钟控制信号，节约了一个芯片引脚；同时，仅通过单个芯片引脚输入一串负脉冲宽度调制信号，就能向寄存器写入模式控制码，简化了从引脚输入的编码和送码过程，提高芯片测试效率。技术研发人员：金华群,付美俊,靳瑞英受保护的技术使用者：江苏帝奥微电子股份有限公司技术研发日：技术公布日：2024/1/16