移位寄存器、栅极驱动电路及显示装置的制作方法

本公开属于显示，具体涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术：

1、随着显示技术的不断发展，近些年的显示器发展逐渐呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是阵列基板行驱动(gate driver on array，goa)技术的量产化的实现。

2、利用goa技术将薄膜晶体管(thin film transistor，tft)组成的移位寄存器电路集成在显示基板的阵列基板上以形成对显示基板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作工艺两方面降低产品成本，而且显示基板可以做到窄边框的美观设计。

技术实现思路

1、本公开旨在至少解决现有技术中存在的技术问题之一，提供了一种移位寄存器、栅极驱动电路及显示装置。

2、第一方面，本公开实施例提供了一种移位寄存器，所述移位寄存器包括：

3、输入子电路，被配置为响应于第一控制信号、第二控制信号，将第一输入信号或第二输入信号写入第一控制节点，并响应于第一控制节点的电压和第一时钟信号，将第一电平信号写入上拉节点；或响应于第一控制信号、第二控制信号和第一时钟信号，将第一输入信号或第二输入信号写入上拉节点；

4、第一控制子电路，被配置为响应于第一控制节点的电压或第二时钟信号，将第二时钟信号或第一电平信号写入第二控制节点；或响应于上拉节点的电压或第一时钟信号，将第一时钟信号或第一电平信号写入第二控制节点；

5、第二控制子电路，被配置为响应于第二控制节点的电压、第一时钟信号和上拉节点的电压，将第一时钟信号或第二电平信号写入下拉节点；或响应于第二控制节点的电压和上拉节点的电压，将第二时钟信号或第二电平信号写入下拉节点；

6、级联子电路，被配置为响应于上拉节点的电压和下拉节点的电压，将第一电平信号或第二电平信号写入级联信号端；

7、输出子电路，被配置为响应于上拉节点的电压和下拉节点的电压，将第一电平信号或第二电平信号写入输出信号端。

8、可选地，所述输入子电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；

9、所述第一晶体管的控制极连接第一控制信号端，第一极连接上一级级联信号端，第二极连接第一控制节点；

10、所述第二晶体管的控制极连接第二控制信号端，第一极连接下一级级联信号端，第二极连接第一控制节点；

11、所述第三晶体管的控制极连接第一控制节点，第一极连接第一电平信号端，第二极连接所述第四晶体管的第一极；

12、所述第四晶体管的控制极连接第一时钟信号端，第一极连接所述第三晶体管的第二极，第二极连接上拉节点。

13、可选地，所述输入子电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；

14、所述第一晶体管的控制极连接第一时钟信号端，第一极连接上一级级联信号端，第二极连接所述第三晶体管的第一极；

15、所述第二晶体管的控制极连接第一时钟信号端，第一极连接下一级级联信号端，第二极连接所述第四晶体管的第一极；

16、所述第三晶体管的控制极连接第一控制信号端，第一极连接所述第一晶体管的第二极，第二极连接上拉节点；

17、所述第四晶体管的控制极连接第二控制信号端，第一极连接所述第二晶体管的第二极，第二极连接上拉节点。

18、可选地，所述输入子电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；

19、所述第一晶体管的控制极连接第一时钟信号端，第一极连接所述第五晶体管的第二极，第二极连接所述第三晶体管的第一极；

20、所述第二晶体管的控制极连接第一时钟信号端，第一极连接所述第六晶体管的第二极，第二极连接所述第四晶体管的第一极；

21、所述第三晶体管的控制极连接第一控制信号端，第一极连接所述第一晶体管的第二极，第二极连接上拉节点；

22、所述第四晶体管的控制极连接第二控制信号端，第一极连接所述第二晶体管的第二极，第二极连接上拉节点；

23、所述第五晶体管的控制极连接上一级级联信号端，第一极连接第一控制信号端，第二极连接所述第一晶体管的第二极；

24、所述第六晶体管的控制极连接下一级级联信号端，第一极连接第二控制信号端，第二极连接所述第二晶体管的第二极。

25、可选地，所述第一控制子电路包括：第七晶体管和第八晶体管；

26、所述第七晶体管的控制极连接第二时钟信号端，第一极连接第一电平信号端，第二极连接第二控制节点；

27、所述第八晶体管的控制极连接第一控制节点，第一极连接第二时钟信号端，第二极连接第二控制节点。

28、可选地，所述第一控制子电路包括：第七晶体管和第八晶体管；

29、所述第七晶体管的控制极连接第一时钟信号端，第一极连接第一电平信号端，第二极连接第二控制节点；

30、所述第八晶体管的控制极连接上拉节点，第一极连接第一时钟信号端，第二极连接第二控制节点。

31、可选地，所述第二控制子电路包括：第九晶体管、第十晶体管、第十一晶体管和第一电容；

32、所述第九晶体管的控制极连接第二控制节点，第一极连接第一时钟信号端，第二极连接所述第十晶体管的第一极；

33、所述第十晶体管的控制极连接第一时钟信号端，第一极连接第九晶体管的第二极，第二极连接下拉节点；

34、所述第十一晶体管的控制极连接上拉节点，第一极连接第二电平信号端，第二极连接下拉节点；

35、所述第一电容的一端连接所述第九晶体管的栅极，另一端连接所述第九晶体管的第二极。

36、可选地，所述第二控制子电路包括：第九晶体管、第十晶体管、第十一晶体管和第一电容；

37、所述第九晶体管的控制极连接第二控制节点，第一极连接第二时钟信号端，第二极连接所述第十晶体管的第一极；

38、所述第十晶体管的控制极连接第二时钟信号端，第一极连接第九晶体管的第二极，第二极连接下拉节点；

39、所述第十一晶体管的控制极连接上拉节点，第一极连接第二电平信号端，第二极连接下拉节点；

40、所述第一电容的一端连接所述第九晶体管的栅极，另一端连接所述第九晶体管的第二极。

41、可选地，所述级联子电路包括：第十二晶体管和第十三晶体管；

42、所述第十二晶体管的控制极连接上拉节点，第一极连接第一电平信号端，第二极连接级联信号端；

43、所述第十三晶体管的控制极连接下拉节点，第一极连接第二电平信号端，第二极连接级联信号端。

44、可选地，所述输出子电路包括：第十四晶体管、第十五晶体管、第二电容、第三电容；

45、所述第十四晶体管的控制极连接上拉节点，第一极连接第一电平信号端，第二极连接输出信号端；

46、所述第十五晶体管的控制极连接下拉节点，第一极连接第二电平信号端，第二极连接输出信号端；

47、所述第二电容的一端连接所述第十四晶体管的控制极，另一端连接所述第十四晶体管的第二极；

48、所述第三电容的一端连接所述第十五晶体管的控制极，另一端连接所述第十五晶体管的第二极。

49、可选地，所述移位寄存器还包括：

50、第三控制子电路，被配置为响应于第一时钟信号和下拉节点的电压，将第二时钟信号写入上拉节点。

51、可选地，所述第三控制子电路包括：第十六晶体管和第十七晶体管；

52、所述第十六晶体管的控制极连接下拉节点，第一极连接第二时钟信号端，第二极连接所述第十七晶体管的第一极；

53、所述第十七晶体管的控制连接第一时钟信号端，第一极连接所述第十六晶体管的第二极，第二极连接上拉节点。

54、可选地，所述移位寄存器还包括：

55、第三控制子电路，被配置为响应于第二时钟信号和下拉节点的电压，将第一时钟信号写入上拉节点。

56、可选地，所述第三控制子电路包括：第十六晶体管和第十七晶体管；

57、所述第十六晶体管的控制极连接下拉节点，第一极连接第一时钟信号端，第二极连接所述第十七晶体管的第一极；

58、所述第十七晶体管的控制连接第二时钟信号端，第一极连接所述第十六晶体管的第二极，第二极连接上拉节点。

59、可选地，所述移位寄存器还包括：

60、防漏电子电路，被配置为响应于上拉节点的电压和第二控制节点的电压，将第一时钟信号或第一电平信号写入所述第八晶体管的第一极。

61、可选地，所述防漏电子电路包括：第十八晶体管和第十九晶体管；

62、所述第十八晶体管的控制极连接上拉节点，第一极连接第一时钟信号端，第二极连接所述第八晶体管的第一极；

63、所述第十九晶体管的控制极连接第二控制节点，第一极连接第一电平信号端，第二极连接所述第八晶体管的第一极。

64、第二方面，本公开实施例提供了一种栅极驱动电路，所述栅极驱动电路包括如上述提供的移位寄存器。

65、第三方面，本公开实施例提供了一种显示装置，所述显示装置包括如上述提供的栅极驱动电路。