译码屏蔽电路及存储器的制作方法

本申请涉及存储器技术，尤其涉及一种译码屏蔽电路及存储器。

背景技术：

1、伴随存储器技术的发展，存储器被广泛应用在多种领域，比如，动态随机存取存储器（dynamic random access memory，简称dram）的使用非常广泛。

2、实际应用中，存储器根据ca引脚接收的命令地址信号，采样译码得到译码指令，存储器根据译码指令在存储器的内部进行相应的操作。其中，译码指令包括正常指令（normalcommand，简称cmd）信号、片内终结指令（on-die termination command，简称odt cmd）以及指令取消（command cancel，简称cmd cancel）；在存储器译码场景下，期望只获得正常指令，将片内终结指令和指令取消指令屏蔽。

3、相关技术中，片内终结指令和指令取消不能被完全屏蔽，存在部分片内终结指令和指令取消信号被输出，译码的准确性较低。

技术实现思路

1、本申请的实施例提供一种译码屏蔽电路及存储器。

2、根据一些实施例，本申请第一方面提供一种译码屏蔽电路，所述译码屏蔽电路包括：译码电路，接收命令信号，用于对所述命令信号进行译码，获得译码信号；所述命令信号基于片选信号和命令地址信号获得；控制电路，接收时钟信号和屏蔽指示信号，用于当所述屏蔽指示信号处于无效状态时，输出时钟信号；以及当所述屏蔽指示信号处于有效状态时，不输出所述时钟信号；输出电路，耦接于所述译码电路和所述控制电路，用于响应于所述控制电路输出的时钟信号，输出所述译码电路输出的译码信号。

3、在一些实施例中，所述控制电路包括：第一与非门和第一非门；所述第一与非门的第一输入端接收所述时钟信号，所述第一与非门的第二输入端接收所述屏蔽指示信号；所述第一与非门的输出端与所述第一非门的输入端连接；所述第一非门的输出端与所述输出电路连接。

4、在一些实施例中，所述输出电路包括：触发器；所述触发器的输入端与所述译码电路的输出端连接，所述触发器的时钟端与所述控制电路的输出端连接，所述触发器用于响应于所述控制电路输出的时钟信号的有效沿，输出所述译码电路输出的所述译码信号。

5、在一些实施例中，所述输出电路包括：第一传输门；所述第一传输门的输入端与所述译码电路的输出端连接，所述第一传输门的控制端与所述控制电路的输出端连接，所述第一传输门用于响应于所述控制电路输出的时钟信号处于有效状态时导通。

6、在一些实施例中，所述译码电路包括：至少一个第一与非电路以及或非电路；所述命令地址信号包括多个输入信号；所述至少一个第一与非电路具有多个输入端，接收所述片选信号和多个输入信号；其中，该多个输入信号记为第1输入信号、第2输入信号、…第i输入信号、…第n输入信号，若所述译码电路对应的标准命令的第i比特位为高电平，所述第i输入信号为所述命令信号的第i比特位，若所述译码电路对应的标准命令的第i比特位为低电平，所述第i输入信号为所述命令信号的第i比特位的反相信号，其中，1≤i≤n，i为整数；所述或非电路的输入端连接所述至少一个第一与非电路的输出端，所述或非电路的输出端与所述输出电路连接，用于输出所述译码信号。

7、在一些实施例中，所述译码屏蔽电路还包括：传输电路；所述传输电路的输入端与所述译码电路的输出端连接，所述传输电路接收模式信号，所述传输电路用于在所述模式信号处于有效状态时，输出所述译码电路输出的所述译码信号。

8、在一些实施例中，所述传输电路包括：第二与非门和第二非门；所述第二与非门的第一输入端与所述译码电路的输出端连接，所述第二与非门的第二输入端接收所述模式信号，所述第二与非门的输出端与所述第二非门的输入端连接；所述第二非门的输出端与所述输出电路的输入端连接。

9、在一些实施例中，所述传输电路包括：第二传输门；所述第二传输门的输入端与所述译码电路的输出端连接，所述第二传输门的控制端接收所述模式信号，所述第二传输门用于响应于所述模式信号处于有效状态时导通。

10、在一些实施例中，所述模式信号包括第一模式信号，所述第一模式信号处于有效状态表征当前的工作模式为1n模式；其中，所述时钟信号为内部偶时钟，所述命令信号包括基于内部奇时钟对所述片选信号和所述命令地址信号采样得到的奇命令信号；或者，所述时钟信号为内部奇时钟，所述命令信号包括基于内部偶时钟对所述片选信号和所述命令地址信号采样得到的偶命令信号；所述内部奇时钟和所述内部偶时钟的时钟周期为外部时钟周期的两倍，所述内部奇时钟和所述内部偶时钟之间的相位差为一个外部时钟周期。

11、在一些实施例中，所述模式信号包括第二模式信号，所述第二模式信号处于有效状态表征当前的工作模式为2n模式；其中，所述时钟信号为内部偶时钟，所述命令信号包括基于内部偶时钟对所述片选信号和所述命令地址信号采样得到的偶命令信号；或者，所述时钟信号为内部奇时钟，所述命令信号包括基于内部奇时钟对所述片选信号和所述命令地址信号采样得到的奇命令信号；所述内部奇时钟和所述内部偶时钟的时钟周期为外部时钟周期的两倍，所述内部奇时钟和所述内部偶时钟之间的相位差为一个外部时钟周期。

12、在一些实施例中，所述控制电路还包括：指示电路；所述指示电路，接收所述片选信号和所述时钟信号，用于根据所述时钟信号，对所述片选信号进行采样；以及，若连续两次采样的片选信号均处于有效状态，则输出处于有效状态的所述屏蔽指示信号；否则，输出处于无效状态的所述屏蔽指示信号。

13、在一些实施例中，所述译码信号包括以下任一命令：激活命令、读命令、写命令以及非目标芯片终结电阻的命令。

14、根据一些实施例，本申请第二方面提供一种存储器，包括：如前任一示例的译码屏蔽电路。

15、本申请实施例提供的译码屏蔽电路及存储器中，译码电路将接收到的命令信号进行译码获得译码信号；控制电路，接收时钟信号和屏蔽指示信号，响应于屏蔽指示信号的状态，控制是否输出时钟信号；输出电路响应于控制电路输出的时钟信号，输出译码电路输出的译码信号。本方案中，屏蔽指示信号用于控制，控制电路是否输出时钟信号，并且，控制电路输出的时钟信号用于控制输出电路是否将译码信号输出，因此，屏蔽指示信号实质用于控制译码信号的输出，屏蔽指示信号比译码指令的生成时间晚一个时钟周期，当检测到当前时钟周期和上一时钟周期内片选信号为低电平状态时，生成处于有效状态的屏蔽指示信号，可以避免片内终结指令或者指令取消的输出，即能够将片内终结指令或者指令取消完全屏蔽掉，从而提高了译码的准确性和可靠性。

技术特征：

1.一种译码屏蔽电路，其特征在于，所述译码屏蔽电路包括：

2.根据权利要求1所述的译码屏蔽电路，其特征在于，所述控制电路包括：第一与非门和第一非门；

3.根据权利要求1所述的译码屏蔽电路，其特征在于，所述输出电路包括：触发器；

4.根据权利要求1所述的译码屏蔽电路，其特征在于，所述输出电路包括：第一传输门；

5.根据权利要求1所述的译码屏蔽电路，其特征在于，所述译码电路包括：至少一个第一与非电路以及或非电路；所述命令地址信号包括多个输入信号；

6.根据权利要求1所述的译码屏蔽电路，其特征在于，所述译码屏蔽电路还包括：传输电路；

7.根据权利要求6所述的译码屏蔽电路，其特征在于，所述传输电路包括：第二与非门和第二非门；

8.根据权利要求6所述的译码屏蔽电路，其特征在于，所述传输电路包括：第二传输门；

9.根据权利要求6所述的译码屏蔽电路，其特征在于，所述模式信号包括第一模式信号，所述第一模式信号处于有效状态表征当前的工作模式为1n模式；其中，

10.根据权利要求6所述的译码屏蔽电路，其特征在于，所述模式信号包括第二模式信号，所述第二模式信号处于有效状态表征当前的工作模式为2n模式；其中，

11.根据权利要求1所述的译码屏蔽电路，其特征在于，所述控制电路还包括：指示电路；

12.根据权利要求1-11任一项所述的译码屏蔽电路，其特征在于，所述译码信号包括以下任一命令：激活命令、读命令、写命令以及非目标芯片终结电阻的命令。

13.一种存储器，其特征在于，包括：如权利要求1-12任一项所述的译码屏蔽电路。

技术总结本申请提供一种译码屏蔽电路及存储器，包括：译码电路，接收命令信号，用于对命令信号进行译码，获得译码信号；命令信号基于片选信号和命令地址信号获得；控制电路，接收时钟信号和屏蔽指示信号，用于当屏蔽指示信号处于无效状态时，输出时钟信号；以及当屏蔽指示信号处于有效状态时，不输出时钟信号；输出电路，耦接于译码电路和控制电路，用于响应于控制电路输出的时钟信号，输出译码电路输出的译码信号。本方案能够提高译码的准确性和可靠性。技术研发人员：谢延鹏,胡东,黄泽群受保护的技术使用者：长鑫存储技术（西安）有限公司技术研发日：技术公布日：2024/2/6