输出驱动电路及存储器的制作方法

本公开涉及半导体，尤其涉及一种输出驱动电路及存储器。

背景技术：

1、目前，存储器在传输信号的过程中，由于工艺、电压和温度(process voltagetemperature，pvt)的变化会引起阻抗失配，导致传输的信号出现失真的问题。在对阻抗进行调节的过程中，存在着阻抗调节线性度差的问题。

技术实现思路

1、以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

2、本公开提供一种输出驱动电路及存储器。

3、根据本公开实施例的第一方面，提供一种输出驱动电路，所述输出驱动电路包括：

4、上拉驱动电路，所述上拉驱动电路包括多个上拉驱动支路，各所述上拉驱动支路并联耦接且均耦接于第一电源和数据端口之间，所述上拉驱动支路用于调节所述上拉驱动电路的阻抗；

5、下拉驱动电路，所述下拉驱动电路包括多个下拉驱动支路，各所述下拉驱动支路并联耦接且均耦接于第二电源和所述数据端口之间，所述下拉驱动支路用于调节所述下拉驱动电路的阻抗；

6、其中，所述第一电源的电压大于所述第二电源的电压；各所述上拉驱动支路均包括类型相反且并联耦接的第一晶体管和第二晶体管，和/或，各所述下拉驱动支路均包括类型相反且并联耦接的第三晶体管和第四晶体管。

7、根据本公开的一些实施例，至少一个所述上拉驱动支路还包括：

8、第五晶体管，所述第五晶体管与其所在的所述上拉驱动支路中并联后的所述第一晶体管和所述第二晶体管串联耦接；

9、和/或，

10、至少一个所述下拉驱动支路还包括：

11、第六晶体管，所述第六晶体管与其所在的所述下拉驱动支路中并联后的所述第三晶体管和所述第四晶体管串联耦接。

12、根据本公开的一些实施例，在同一所述上拉驱动支路中，所述第五晶体管的第一端与所述第一电源耦接，所述第五晶体管的第二端与所述第一晶体管的第一端以及所述第二晶体管的第一端均耦接；所述第一晶体管的第二端以及所述第二晶体管的第二端均与所述数据端口耦接；

13、和/或，

14、在同一所述下拉驱动支路中，所述第六晶体管的第一端与所述数据端口耦接，所述第六晶体管的第二端与所述第三晶体管的第一端以及所述第四晶体管的第一端均耦接；所述第三晶体管的第二端以及所述第四晶体管的第二端均与所述第二电源耦接。

15、根据本公开的一些实施例，所述多个上拉驱动支路包括：

16、第一上拉支路，所述第一上拉支路包括所述第一晶体管和所述第二晶体管，所述第一上拉支路的所述第一晶体管的控制端接收上拉驱动信号，所述第一上拉支路的所述第二晶体管的控制端接收所述上拉驱动信号的反相信号，所述第一上拉支路用于当所述上拉驱动电路选通时导通；

17、多个第二上拉支路，各所述第二上拉支路均包括所述第一晶体管和所述第二晶体管，在一个所述第二上拉支路中，所述第一晶体管的控制端接收一位第一上拉校准信号，所述第二晶体管的控制端接收对应的所述第一上拉校准信号的反相信号，不同的所述第二上拉支路接收不同位的所述第一上拉校准信号；

18、多个第三上拉支路，各所述第三上拉支路均包括所述第一晶体管、所述第二晶体管和所述第五晶体管，各所述第三上拉支路的所述第一晶体管的控制端均接收所述上拉驱动信号，各所述第三上拉支路的所述第二晶体管的控制端均接收所述上拉驱动信号的反相信号，不同的所述第三上拉支路的所述第五晶体管的控制端接收不同位的第二上拉校准信号；

19、和/或，

20、所述多个下拉驱动支路包括：

21、第一下拉支路，所述第一下拉支路包括所述第三晶体管和所述第四晶体管，所述第一下拉支路的所述第三晶体管的控制端接收下拉驱动信号，所述第一下拉支路的所述第四晶体管的控制端接收所述下拉驱动信号的反相信号，所述第一下拉支路用于当所述下拉驱动电路选通时导通；

22、多个第二下拉支路，各所述第二下拉支路均包括所述第三晶体管和所述第四晶体管，在一个所述第二下拉支路中，所述第三晶体管的控制端接收一位第一下拉校准信号，所述第四晶体管的控制端接收对应的所述第一下拉校准信号的反相信号，不同的所述第二下拉支路接收不同位的所述第一下拉校准信号；

23、多个第三下拉支路，各所述第三下拉支路均包括所述第三晶体管、所述第四晶体管和所述第六晶体管，各所述第三下拉支路的所述第三晶体管的控制端均接收所述下拉驱动信号，各所述第三下拉支路的所述第四晶体管的控制端均接收所述下拉驱动信号的反相信号，不同的所述第三下拉支路的所述第六晶体管的控制端接收不同位的第二下拉校准信号。

24、根据本公开的一些实施例，接收所述第一上拉校准信号的所述第一晶体管与接收所述第二上拉校准信号的所述第五晶体管为上拉校准晶体管，各所述上拉校准晶体管的沟道宽度均不相同；在沟道宽度相邻的两个所述上拉校准晶体管中，沟道宽度大的所述上拉校准晶体管的沟道宽度为沟道宽度小的所述上拉校准晶体管的沟道宽度的第一预设倍数；

25、和/或，

26、接收所述第一下拉校准信号的所述第三晶体管与接收所述第二下拉校准信号的所述第六晶体管为下拉校准晶体管，各所述下拉校准晶体管的沟道宽度均不相同；在沟道宽度相邻的两个所述下拉校准晶体管中，沟道宽度大的所述下拉校准晶体管的沟道宽度为沟道宽度小的所述下拉校准晶体管的沟道宽度的第二预设倍数。

27、根据本公开的一些实施例，至少一个所述上拉驱动支路中的所述第一晶体管和/或所述第二晶体管的数量为多个；和/或，至少一个所述下拉驱动支路中的所述第三晶体管和/或所述第四晶体管的数量为多个。

28、根据本公开的一些实施例，所述输出驱动电路还包括：

29、第一预驱动电路，所述第一预驱动电路与所述第一晶体管的控制端以及所述第二晶体管的控制端均耦接，所述第一预驱动电路用于控制所述第一晶体管和所述第二晶体管的导通和断开；

30、和/或，

31、第二预驱动电路，所述第二预驱动电路与所述第三晶体管的控制端以及所述第四晶体管的控制端均耦接，所述第二预驱动电路用于控制所述第三晶体管和所述第四晶体管的导通和断开。

32、根据本公开的一些实施例，所述第一预驱动电路包括：

33、第一逻辑门电路，所述第一逻辑门电路的第一输入端接收上拉片选信号，所述第一逻辑门电路的第二输入端接收第一数据信号，所述第一逻辑门电路用于将所述上拉片选信号与所述第一数据信号进行逻辑运算后输出上拉数据信号；

34、第二逻辑门电路，所述第二逻辑门电路的第一输入端与所述第一逻辑门电路的输出端耦接，所述第二逻辑门电路的多个第二输入端分别接收上拉编码信号和上拉使能信号，所述第二逻辑门电路的每个输出端分别与一个所述上拉驱动支路的所述第一晶体管的控制端或所述第二晶体管的控制端耦接，所述第二逻辑门电路用于将所述上拉编码信号和所述上拉使能信号分别与所述上拉数据信号进行逻辑运算后控制所述第一晶体管和所述第二晶体管的导通和断开；

35、和/或，

36、所述第二预驱动电路包括：

37、第三逻辑门电路，所述第三逻辑门电路的第一输入端接收下拉片选信号，所述第三逻辑门电路的第二输入端接收第二数据信号，所述第三逻辑门电路用于将所述下拉片选信号与所述第二数据信号进行逻辑运算后输出下拉数据信号；

38、第四逻辑门电路，所述第四逻辑门电路的第一输入端与所述第三逻辑门电路的输出端耦接，所述第四逻辑门电路的多个第二输入端分别接收下拉编码信号和下拉使能信号，所述第四逻辑门电路的每个输出端分别与一个所述下拉驱动支路的所述第三晶体管的控制端或所述第四晶体管的控制端耦接，所述第四逻辑门电路用于将所述下拉编码信号和所述下拉使能信号分别与所述下拉数据信号进行逻辑运算后控制所述第三晶体管和所述第四晶体管的导通和断开。

39、根据本公开的一些实施例，所述第一逻辑门电路包括：

40、第一与非门，所述第一与非门的第一输入端接收所述上拉片选信号，所述第一与非门的第二输入端接收所述第一数据信号；

41、第一反相器，所述第一反相器的输入端与所述第一与非门的输出端耦接，所述第一反相器的输出端与所述第二逻辑门电路的第一输入端耦接；

42、和/或，

43、所述第三逻辑门电路包括：

44、第二与非门，所述第二与非门的第一输入端接收所述下拉片选信号，所述第二与非门的第二输入端接收所述第二数据信号；

45、第二反相器，所述第二反相器的输入端与所述第二与非门的输出端耦接，所述第二反相器的输出端与所述第四逻辑门电路的第一输入端耦接。

46、根据本公开的一些实施例，所述第二逻辑门电路包括：

47、多个第三与非门，各所述第三与非门的第一输入端均与所述第一逻辑门电路的输出端耦接，每个所述第三与非门的第二输入端分别接收一位所述上拉编码信号或所述上拉使能信号，不同的所述第三与非门的第二输入端接收的信号不同；

48、多个第一三态非门，每个所述第一三态非门的输入端与一个所述第三与非门的输出端耦接，每个所述第一三态非门的输出端与一个所述第一晶体管的控制端耦接，各所述第一三态非门的控制端均接收输出使能信号；

49、多个第三反相器，每个所述第三反相器的输入端与一个所述第一三态非门的输出端耦接，每个所述第三反相器的输出端与一个所述第二晶体管的控制端耦接；

50、和/或，

51、所述第四逻辑门电路包括：

52、多个第四与非门，各所述第四与非门的第一输入端均与所述第三逻辑门电路的输出端耦接，每个所述第四与非门的第二输入端分别接收一位所述下拉编码信号或所述下拉使能信号，不同的所述第四与非门的第二输入端接收的信号不同；

53、多个第二三态非门，每个所述第二三态非门的输入端与一个所述第四与非门的输出端耦接，每个所述第二三态非门的输出端与一个所述第三晶体管的控制端耦接，各所述第二三态非门的控制端均接收输出使能信号；

54、多个第四反相器，每个所述第四反相器的输入端与一个所述第二三态非门的输出端耦接，每个所述第四反相器的输出端与一个所述第四晶体管的控制端耦接。

55、本公开的第二方面提供一种存储器，所述存储器包括多个如上所述的输出驱动电路。

56、本公开实施例所提供的输出驱动电路及存储器中，输出驱动电路包括上拉驱动电路和下拉驱动电路。在上拉驱动电路中，上拉驱动支路用于调节上拉驱动电路的阻抗。在下拉驱动电路中，下拉驱动支路用于调节下拉驱动电路的阻抗。由于上拉驱动支路中的第一晶体管和第二晶体管的类型相反，第一晶体管和第二晶体管的电压电流特性对称，流经第一晶体管和第二晶体管的电流之和具有较好的线性度。由于下拉驱动支路中的第三晶体管和第四晶体管的类型相反，第三晶体管和第四晶体管的电压电流特性对称，流经第三晶体管和第四晶体管的电流之和具有较好的线性度。在通过第一晶体管和第二晶体管调整上拉驱动电路的阻抗和/或第三晶体管和第四晶体管调整下拉驱动电路的阻抗时，由于流经第一晶体管和第二晶体管和/或流经第三晶体管和第四晶体管的电流之和具有较好的线性度，从而提高了阻抗调节的线性度。同时，由于阻抗调节的线性度高，阻抗可以精确的进行匹配，从而提高了信号传输的完整性。并且，由于以类型相反的晶体管进行阻抗调节具有良好的线性度，在上拉驱动电路与数据端口之间和/或下拉驱动电路与数据端口之间无需增加电阻调节线性度，从而降低了输出驱动电路占用的面积。

57、在阅读并理解了附图和详细描述后，可以明白其他方面。