输入/输出电路及包括其的非易失性存储器件的制作方法

实施例涉及存储器控制器，更具体地，涉及包括存储器件和存储器控制器的存储系统及其操作方法。

背景技术：

1、半导体存储器件分为易失性半导体存储器件或非易失性半导体存储器件。易失性半导体存储器件的读写速度很快，但是当电源关断时存储在其中的数据会丢失。相比之下，即使电源被关断，非易失性半导体存储器件仍保留存储在其中的信息。因此，非易失性半导体存储器件用于存储无论是否供电都必须保留的信息。

2、非易失性存储器件可以包括存储单元区域和外围电路区域。外围电路区域可以执行内部操作，使得数据存储在存储单元区域中。此外，外围电路区域可以包括将从存储单元区域读取的数据输出到外部的输入/输出电路。在传送数据的过程中，在输入/输出电路中可能出现泄漏电流(leakage current)。

技术实现思路

1、实施例涉及一种非易失性存储器件，所述非易失性存储器件包括电源门控电路。所述电源门控电路可以包括多个晶体管，所述多个晶体管与下拉晶体管或上拉晶体管并联电连接，并且具有不同的阈值电压，以阻断发送数据的驱动器的泄漏电流。

2、实施例涉及一种非易失性存储器件的输入/输出电路。非易失性存储器件的输入/输出电路可以包括：驱动器，所述驱动器被配置为从所述非易失性存储器件向数据线输出数据；以及电源门控电路，所述电源门控电路连接在所述驱动器与电源端之间，或者连接在所述驱动器与接地端之间，并且被配置为阻断所述驱动器的泄漏电流。所述电源门控电路可以包括多个晶体管，所述多个晶体管并联电连接并且分别具有不同大小的阈值电压。

3、实施例还涉及一种非易失性存储器件，其可以包括：存储单元阵列，所述存储单元阵列包括多个存储单元；页缓冲器，所述页缓冲器通过位线与所述存储单元阵列连接，并且被配置为通过所述位线读取数据；输入/输出电路，所述输入/输出电路包括发送电路，所述发送电路被配置为将来自所述页缓冲器的所述数据输出到外部；以及控制逻辑，所述控制逻辑被配置为控制所述页缓冲器和所述输入/输出电路，使得所述数据通过所述发送电路被传送。所述发送电路可以包括：驱动器，所述驱动器包括下拉晶体管和上拉晶体管，所述下拉晶体管被配置为基于所述数据的下拉信号而导通，所述上拉晶体管被配置为基于所述数据的上拉信号而导通；以及电源门控电路，所述电源门控电路被配置为阻断所述下拉晶体管或所述上拉晶体管的泄漏电流。所述电源门控电路可以包括第一晶体管和至少一个第二晶体管，所述第一晶体管具有大于所述下拉晶体管或所述上拉晶体管的第一阈值电压的第二阈值电压，所述至少一个第二晶体管具有大小与所述第二阈值电压的大小不同的阈值电压。所述第一晶体管和所述至少一个第二晶体管可以并联电连接。

4、实施例还涉及一种非易失性存储器件，其可以包括：存储单元阵列，所述存储单元阵列包括多个存储单元；页缓冲器，所述页缓冲器通过位线与所述存储单元阵列连接，并且被配置为通过所述位线读取数据；输入/输出电路，所述输入/输出电路包括发送电路，所述发送电路被配置为将来自所述页缓冲器的所述数据输出到外部；以及控制逻辑，所述控制逻辑被配置为控制所述页缓冲器和所述输入/输出电路，使得所述数据通过所述发送电路被传送。所述发送电路可以包括：下拉晶体管，所述下拉晶体管被配置为基于所述数据的下拉信号而导通；第一上拉晶体管，所述第一上拉晶体管被配置为基于所述数据的上拉信号而导通；第二上拉晶体管，所述第二上拉晶体管被配置为基于所述数据的上拉信号而导通；以及电源门控电路，所述电源门控电路被配置为阻断所述第一上拉晶体管的泄漏电流和所述第二上拉晶体管的泄漏电流。所述电源门控电路可以包括第一晶体管和至少一个第二晶体管，所述第一晶体管具有大于所述第一上拉晶体管或所述第二上拉晶体管的第一阈值电压的第二阈值电压，所述至少一个第二晶体管具有大小与所述第二阈值电压的大小不同的阈值电压。所述第一晶体管和所述至少一个第二晶体管可以并联电连接。所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端可以与数据线连接，所述第一上拉晶体管的第二端和所述第二上拉晶体管的第二端可以与所述电源门控电路连接。

5、本公开的实施例提供一种包括电源门控电路的非易失性存储器件，所述电源门控电路包括多个晶体管，所述多个晶体管与下拉晶体管和上拉晶体管并联电连接并且具有不同的阈值电压，以阻断发送数据的驱动器的泄漏电流。

技术特征：

1.一种非易失性存储器件的输入/输出电路，包括：

2.根据权利要求1所述的输入/输出电路，其中，所述驱动器包括：

3.根据权利要求2所述的输入/输出电路，其中，所述电源门控电路包括：

4.根据权利要求2所述的输入/输出电路，其中，所述电源门控电路包括：

5.根据权利要求2所述的输入/输出电路，其中，所述电源门控电路包括：

6.根据权利要求1所述的输入/输出电路，其中，所述驱动器包括：

7.根据权利要求6所述的输入/输出电路，其中，所述电源门控电路包括：

8.根据权利要求6所述的输入/输出电路，其中，所述电源门控电路包括：

9.根据权利要求6所述的输入/输出电路，其中，所述电源门控电路包括：

10.一种非易失性存储器件，包括：

11.根据权利要求10所述的非易失性存储器件，其中，所述上拉晶体管包括正金属氧化物半导体晶体管。

12.根据权利要求10所述的非易失性存储器件，其中，所述至少一个第二晶体管中的第一-第二晶体管具有大于所述第二阈值电压的第三阈值电压，

13.根据权利要求12所述的非易失性存储器件，其中，所述第一晶体管基于第一电源门控电压而导通，并且

14.根据权利要求10所述的非易失性存储器件，

15.根据权利要求14所述的非易失性存储器件，其中，所述第一晶体管被根据第一定时施加的第一电源门控电压导通，并且

16.一种非易失性存储器件，包括：存储单元阵列，所述存储单元阵列包括多个存储单元；

17.根据权利要求16所述的非易失性存储器件，其中，所述至少一个第二晶体管中包括的第一-第二晶体管具有大于所述第二阈值电压的第三阈值电压，

18.根据权利要求17所述的非易失性存储器件，其中，所述第一晶体管和所述至少一个第二晶体管中的每一者包括正金属氧化物半导体晶体管。

19.根据权利要求17所述的非易失性存储器件，其中，所述第一晶体管和所述至少一个第二晶体管中的每一者包括负金属氧化物半导体晶体管。

20.根据权利要求16所述的非易失性存储器件，其中，所述第一上拉晶体管包括正金属氧化物半导体晶体管，

技术总结提供了非易失性存储器件的输入/输出电路和非易失性存储器件。非易失性存储器件的输入/输出电路包括：驱动器，所述驱动器被配置为从所述非易失性存储器件向数据线输出数据；以及电源门控电路，所述电源门控电路连接在所述驱动器与电源端之间，或者连接在所述驱动器与接地端之间，并且被配置为阻断所述驱动器的泄漏电流。所述电源门控电路包括多个晶体管，所述多个晶体管并联电连接并且分别具有不同大小的阈值电压。技术研发人员：尹镐俊,黄珍夏,李斘勋,赵英喆,崔荣暾,崔桢焕受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/1/15