参考电路及其偏置方法与流程

本发明涉及半导体集成电路，特别是涉及一种参考电路；本发明还涉及一种参考电路的偏置方法。

背景技术：

1、如图1所示，是现有存储器的存储单元101的电路结构示意图；如图2所示，是现有存储器的存储单元101的剖面结构示意图；现有存储器如闪存包括多个存储单元101，由多个所述存储单元101排列形成存储器的阵列结构。

2、各所述存储单元101都采用分离栅浮栅器件。

3、如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

4、所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

5、所述分离栅浮栅器件为n型器件，所述第一源漏区205a和所述第二源漏区205b都由n+区组成。

6、p型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于p型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述p型半导体衬底201组成或者进一步在所述p型半导体衬底201上进行掺杂形成。

7、所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线bl1。

8、所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线bl0。

9、各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

10、各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。

11、所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线wl。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用cg0和cg1表示，第一栅极结构102a的所述控制栅105连接到控制栅线cg0，第一栅极结构102b的所述控制栅105连接到控制栅线cg1。

12、对所述存储单元101的操作包括：擦除(erase)、编程(program)和读(read)，以图1中的所述第一栅极结构102a中的所述浮栅104所对应的存储位‘a’为例，3种操作电压请参考表一所示：

13、表一

14、 cg0 wl cg1 bl0 bl1 erase -7v 8v -7v 0v 0v prog 8v 1.5v 5v 5v idp read 0v 3.5v 5v 0v isense

15、表一中，erase表示擦除，prog表示编程即写，read表示读，idp表示位线编程电流，isense表示感测电流即读取电流。cg0表示第一栅极结构102a的所述控制栅105的电压，wl表示第二栅极结构103的字线栅106的电压，cg1表示第一栅极结构102b的所述控制栅105的电压，bl0表示位线bl0的电压，bl1表示位线bl1的信号。

16、可以看出，在擦除时，cg0和cg1都是-7v，wl为8v，bl0和bl1都是0v，这样，在cg0和wl的较大电压差的作用下实现对存储位‘a’的擦除；通常，cg1和wl的电压作用下，还会对所述第一栅极结构102b中的所述浮栅104所对应的存储位进行擦除。

17、编程即写入时，wl为1.5v和cg1位5v，分别能使所述第二栅极结构103和所述第一栅极结构102b所控制的沟道导通，cg0为8v，bl0为5v以及bl1加编程电流idp，这样，编程电流idp会通过所述第一栅极结构102b和所述第二栅极结构103所控制的沟道向bl0流动，在bl0的5v电压作用下会形成热载流子，热载流子在cg0的8v的高压作用下会注入到存储位‘a’对应的所述浮栅104中。

18、读取时，cg0为0v，这样，cg0对应的所述第一栅极结构102a的沟道将完全由存储位‘a’的状态确定，wl的3.5v电压以及cg1的5v电压所述第二栅极结构103和所述第一栅极结构102b所控制的沟道导通，bl0为0v即接地，bl1则能读出读取电流即isense。在灵敏放大器中，读取电流isense会作为存储单元电流，灵敏放大器会将isense和参考电流进行比较，来实现对数据的读取。

19、参考电流需要采用参考电路实现，现有参考电路采用和存储单元101相同结构的参考单元。现有参考电路中，参考单元通常采用“10”状态作为提供参考电流的状态，例如，图1中的所述第一栅极结构102a的浮栅存储信号为“1”以及所述第一栅极结构102b的浮栅存储位为‘0’。如图3所示，是现有存储器的参考电路应用于的灵敏放大器的结构示意图；所述灵敏放大器包括第一电流路径、第二电流路径和第三电流路径。

20、所述第一电流路径上设置有所述参考单元101a。

21、现有存储器的参考电路的参考单元101a和图1中所示的所述存储单元101的结构相同。所述参考单元101a的所述第一栅极结构102a的所述浮栅104对应于存储位‘a’，所述第一栅极结构102b的所述浮栅104对应于存储位‘b’。‘a’存储的信息为‘0’即编程状态，‘b’存储的信息为‘1’即擦除状态。

22、在使用过程中，所述第一栅极结构102a的所述控制栅105连接到参考控制栅线rcg并接参考控制栅压；所述第一栅极结构102b的所述控制栅105接地。

23、所述字线栅106连接到参考字线rwl。在所述参考字线rwl的电压和所述参考控制栅线rcg的电压控制下，形成流过所述参考单元101a的第一参考电流iref1。

24、所述第二电流路径和所述第一电流路径通过电流镜301互为镜像，所述第二电流路径输出的第二参考电流iref2为所述第一参考电流iref1的镜像电流。图3中，所述电流镜301由pmos管mp1和mp2组成，其中pmos管mp2直接作为所述第二电流路径。

25、在对选定的所述存储单元101进行读取时，所述第三电流路径包括选定的所述存储单元101，所述第三电流路径提供所选定的所述存储单元101的所述单元电流ic。

26、所述第二电流路径和所述第三电流路径形成电流比较电路并用于对所述第二参考电流iref2和所选定的所述存储单元101的所述单元电流ic的大小进行比较并根据比较结果输出读取电压。图3中，还包括输出电路，所述输出电路包括一反相器304，电流比较形成的所述读取电压进一步输入到所述反相器304中，并通过反相器304的输出端输出下一级的输出信号。在其他实施例中，所述输出电路能根据需要做相应的改变。

27、所述第三电流路径上还设置有第一位线调整单元302a，所述第一位线调整单元302a包括第一nmos管mn1和第一反相器303a。

28、所述第一nmos管mn1的漏极连接数据线节点，所述第一nmos管mn1源极连接所述存储单元101的位线节点；所述数据线节点为所述第二电流路径和所述第三电流路径的连接点。

29、所述第一nmos管mn1源极和所述存储单元101的位线节点之间还连接由译码器303，图3中采用一个nmos管表示所述译码器303，通过译码信号y使对应的nmos管导通，实现对对应的所述存储单元101的位线节点的选择。

30、所述第一反相器303a连接在所述第一nmos管mn1的栅极和源极之间。

31、所述第一电流路径上还设置有第二位线调整单元302b，所述第二位线调整单元302b包括第二nmos管mn2和第二反相器303b。

32、所述第二nmos管mn2的漏极连接所述电流镜301。

33、所述第一nmos管mn1源极连接所述参考单元101a的位线节点。

34、所述第二反相器303b连接在所述第二nmos管mn2的栅极和源极之间。

35、如图4所示，是图3所示的现有存储器的参考电路的信号曲线；信号ce为芯片使能信号，在信号ce为高电平时，所述存储器进行读操作即read flash；在信号ce为低电平时，cpu会进行操作即cpu exe。

36、信号rcg/rwl包含了信号rcg的曲线以及信号rwl的曲线，二者大小不同但是变化一致，故采用同一根曲线表示。信号rcg的曲线即为加到图3中的参考控制栅线rcg上的参考控制栅压的曲线，信号rwl的曲线为加到图3中的参考字线rwl上的参考字线电压。

37、可以看出，在信号ce的每一个脉冲处，信号rcg和rwl都会切换，由于参考控制栅线rcg上会有寄生电阻和电容，这种切换会带动功耗增加以及读取速度变慢。

技术实现思路

1、本发明是提供一种参考电路，能降低功耗以及提高读取速度。为此，本发明还提供一种参考电路的偏置方法。

2、本发明提供的参考电路包括：参考单元，所述参考单元采用分离栅浮栅器件；所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅。

3、所述参考单元用于提供第一参考电流。

4、在提供所述第一参考电流时，所述参考单元的各所述第一栅极结构的所述浮栅都处于擦除状态，所述参考单元的各所述控制栅都接0v偏置，用以降低功耗和提升速度。

5、进一步的改进是，所述第一参考电流作为存储器的存储单元的单元电流的参考电流，在所述存储单元的读取过程中，所述第一参考电流用于和所述存储单元的单元电流进行比较以确定所述存储单元的存储状态。

6、进一步的改进是，所述参考单元的结构和所述存储单元的结构相同。

7、所述存储单元的各所述控制栅独立连接对应的控制栅电压。

8、进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

9、进一步的改进是，所述存储器包括存储阵列以及灵敏放大器，所述存储单元位于所述存储阵列中。

10、所述灵敏放大器包括第一电流路径、第二电流路径和第三电流路径。

11、所述第一电流路径上设置有所述参考单元。

12、所述第二电流路径和所述第一电流路径通过电流镜互为镜像，所述第二电流路径输出的第二参考电流为所述第一参考电流的镜像电流。

13、在对选定的所述存储单元进行读取时，所述第三电流路径包括选定的所述存储单元，所述第三电流路径提供所选定的所述存储单元的所述单元电流。

14、所述第二电流路径和所述第三电流路径形成电流比较电路并用于对所述第二参考电流和所选定的所述存储单元的所述单元电流的大小进行比较并根据比较结果输出读取电压。

15、进一步的改进是，各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成。

16、所述第二栅极结构由字线栅介质层和字线栅叠加而成。

17、进一步的改进是，所述第三电流路径上还设置有第一位线调整单元，所述第一位线调整单元包括第一nmos管和第一反相器。

18、所述第一nmos管的漏极连接数据线节点，所述第一nmos管源极连接所述存储单元的位线节点；所述数据线节点为所述第二电流路径和所述第三电流路径的连接点。

19、所述第一反相器连接在所述第一nmos管的栅极和源极之间。

20、进一步的改进是，所述第一电流路径上还设置有第二位线调整单元，所述第二位线调整单元包括第二nmos管和第二反相器。

21、所述第二nmos管的漏极连接所述电流镜。

22、所述第一nmos管源极连接所述参考单元的位线节点。

23、所述第二反相器连接在所述第二nmos管的栅极和源极之间。

24、为解决上述技术问题，本发明提供的参考电路的偏置方法中，参考电路包括参考单元，所述参考单元采用分离栅浮栅器件；所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅；所述参考单元用于提供第一参考电流，得到所述第一参考电流的偏置方法包括如下步骤：

25、对所述参考单元进行编程，以将所述参考单元的各所述第一栅极结构的所述浮栅都设置为编程状态。

26、对所述参考单元进行擦除，以将所述参考单元的各所述第一栅极结构的所述浮栅都设置为擦除状态。

27、将所述参考单元的各所述控制栅都接0v偏置，用以降低功耗和提升速度。

28、进一步的改进是，所述第一参考电流作为存储器的存储单元的单元电流的参考电流，在所述存储单元的读取过程中，所述第一参考电流用于和所述存储单元的单元电流进行比较以确定所述存储单元的存储状态。

29、进一步的改进是，所述参考单元的结构和所述存储单元的结构相同。

30、所述存储单元的各所述控制栅独立连接对应的控制栅电压。

31、进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

32、进一步的改进是，所述存储器包括存储阵列以及灵敏放大器，所述存储单元位于所述存储阵列中。

33、所述灵敏放大器包括第一电流路径、第二电流路径和第三电流路径。

34、所述第一电流路径上设置有所述参考单元。

35、所述第二电流路径和所述第一电流路径通过电流镜互为镜像，所述第二电流路径输出的第二参考电流为所述第一参考电流的镜像电流。

36、在对选定的所述存储单元进行读取时，所述第三电流路径包括选定的所述存储单元，所述第三电流路径提供所选定的所述存储单元的所述单元电流。

37、所述第二电流路径和所述第三电流路径形成电流比较电路并用于对所述第二参考电流和所选定的所述存储单元的所述单元电流的大小进行比较并根据比较结果输出读取电压。

38、进一步的改进是，各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成。

39、所述第二栅极结构由字线栅介质层和字线栅叠加而成。

40、进一步的改进是，所述第三电流路径上还设置有第一位线调整单元，所述第一位线调整单元包括第一nmos管和第一反相器。

41、所述第一nmos管的漏极连接数据线节点，所述第一nmos管源极连接所述存储单元的位线节点；所述数据线节点为所述第二电流路径和所述第三电流路径的连接点；

42、所述第一反相器连接在所述第一nmos管的栅极和源极之间。

43、进一步的改进是，所述第一电流路径上还设置有第二位线调整单元，所述第二位线调整单元包括第二nmos管和第二反相器。

44、所述第二nmos管的漏极连接所述电流镜。

45、所述第一nmos管源极连接所述参考单元的位线节点。

46、所述第二反相器连接在所述第二nmos管的栅极和源极之间。

47、本发明参考电路中采用分离栅浮栅器件作为参考单元，参考单元的各第一栅极结构的浮栅都设置为擦除状态，这样，在读取时，参考电压的各控制栅都接0v偏置即可得到第一参考电流，由于控制栅为0v，故在读取过程中，不需要对控制栅线进行充放电，这不仅能降低功耗，还能提升速度，从而能实现对功耗和速度的同时改善。