参考单元的排布结构及排布和选择方法与流程

本发明涉及半导体集成电路，特别是涉及一种参考单元的排布结构；本发明还涉及一种参考单元的排布和选择方法。

背景技术：

1、如图1所示，是现有存储器的存储单元101的电路结构示意图；如图2所示，是现有存储器的存储单元101的剖面结构示意图；现有存储器如闪存包括多个存储单元101，由多个所述存储单元101排列形成存储器的阵列结构。

2、各所述存储单元101都采用分离栅浮栅器件。

3、如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

4、所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

5、所述分离栅浮栅器件为n型器件，所述第一源漏区205a和所述第二源漏区205b都由n+区组成。

6、p型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于p型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述p型半导体衬底201组成或者进一步在所述p型半导体衬底201上进行掺杂形成。

7、所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线bl1。

8、所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线bl0。位线bl0和bl1表示一个所述存储单元101会和两根位线相连，在阵列结构中，所述存储单元101所实际连接的两个位线的编号则和所述存储单元101所在的列确定。

9、各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

10、各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。

11、所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线wl。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用cg0和cg1表示，第一栅极结构102a的所述控制栅105连接到控制栅线cg0，第一栅极结构102b的所述控制栅105连接到控制栅线cg1。

12、如图3所示，是现有存储器的存储行的结构示意图；存储器包括存储阵列，存储阵列由多个图1所示的所述存储单元101进行行和列的排列形成。图3中显示了一行所述存储单元101排列形成的存储行301。

13、所述存储行中，各所述存储单元101的所述控制栅105会连接在一起形成一个整体结构，通常，所述控制栅105采用多晶硅控制栅，故一行所述控制栅105会连接形成一根多晶硅行，多晶硅行也即为控制栅线，图3中，两个所述第一栅极结构的多晶硅行也分别用cg0和cg1表示。

14、如图4所示，是现有存储器的存储行的存储单元分布图；存储行301中，多晶硅行的两端会通过接触孔连接到控制栅金属线302。图4中将位于所述多晶硅行的中间位置处的所述存储单元单独用标记101a标出，由于多晶硅的电阻会大于金属电阻，故控制栅电压在所述多晶硅行上会产生较大的延时，其中位于中间位置处的所述存储单元101a的延时最大。

15、如图5所示，是图4中的中间位置处的存储单元的寄生电阻分布图；可以看出，所述存储单元101a对应的寄生电阻包括两侧的多晶硅形成的多晶硅寄生电阻rcg以及所述控制栅金属线302的金属形成的金属寄生电阻rmt，rcg的值会很大，从而会使得所述存储单元101a的rc延迟很大，故所述存储单元101a的控制栅电压会产生很大的延时，这会影响读取时间。

16、如图6是图4中的中间位置处的存储单元的单元电流以及参考电流随时间变化曲线；曲线303为参考电流随时间的变化曲线，由于现有存储器中，参考单元没有受到多晶硅行的寄生电阻的延时的影响，故参考电流会一直保持为设定值。

17、曲线304为单元电流随时间的变化曲线，可以看出，单元电流会逐渐增加，这时因为所述存储单元101a的控制栅电压会随rc延迟的影响而逐渐增加，故单元电流也会逐渐增加。由图6所示可知，要实现对所述存储单元101a的正确读取，只有将单元电流增加到比较大的值后才能实现，故这使得读取时间会增加。

技术实现思路

1、本发明提供一种参考单元的排布结构，能消除多晶硅控制栅形成的多晶硅行上不同位置处的存储单元的控制栅寄生电阻不同对读取操作的不利影响，从而能减少读取时间以及提高读取速度。为此，本发明还提供一种参考单元的排布和选择方法。

2、本发明提供的参考单元的排布结构中，存储器包括由存储单元排列形成的存储阵列，同一行的所述存储单元组成一个存储行。

3、同一行的各所述存储单元的多晶硅控制栅连接形成一个整体的多晶硅行，所述多晶硅行通过两侧的接触孔连接到控制栅金属线。

4、在所述存储行上分布有多个参考单元，所述参考单元的结构和所述存储单元的结构相同，各所述参考单元的多晶硅控制栅也位于所述多晶硅行上。

5、各所述参考单元分布在所述多晶硅行的不同位置上。

6、在对各所述存储单元进行读取时，令选择的所述存储单元为选定存储单元，将所述选定存储单元所处的所述单元组合中的所述参考单元作为选定参考单元，利用所述选定参考单元的参考电流和所述选定存储单元的单元电流进行比较实现所述选定存储单元的读取；所述读取时的控制栅电压会在所述多晶硅行上产生延时，所述选定存储单元和所述选定参考单元之间的控制栅电压延时由所述选定存储单元和所述选定参考单元之间的距离确定，所述选定存储单元和所述选定参考单元位于同一个所述单元组合中使所述选定存储单元和所述选定参考单元之间的距离得到缩小，并实现所述选定参考单元的控制栅电压延时跟随所述选定存储单元的控制栅电压的延时进行变化，从而提高读取速度。

7、进一步的改进是，各所述参考单元等间距分布在所述多晶硅行上，相邻两个所述参考单元之间的所述存储单元的数量相等。

8、进一步的改进是，所述存储行分成多个存储段。

9、各所述存储段中的各所述存储单元的多晶硅控制栅连接形成一个整体的多晶硅段，同一所述存储行上的各所述多晶硅段之间的多晶硅断开连接；各所述多晶硅端的两侧都通过对应的接触孔连接到所述控制栅金属线。

10、在各所述存储段中都分布有多个所述参考单元。

11、进一步的改进是，所述存储行上的各所述存储段中所包括的所述存储单元的数量相等。

12、进一步的改进是，所述存储单元和所述参考单元都采用分离栅浮栅器件；所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的所述多晶硅控制栅。

13、各所述第一栅极结构的多晶硅控制栅分别连接形成对应的所述多晶硅行。

14、进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

15、进一步的改进是，通过列选择信号选择所述选定存储单元和所述选定参考单元。所述列选择信号同时包括多个用于选择所述选定存储单元的选择位以及多个用于选择所述选定参考单元的选择位。

16、进一步的改进是，所述存储行沿中间位置左右对称，各对称位置处的所述存储单元和所述存储行的中间位置的距离相等以及具有相同的延时。

17、将对称位置处的两个所述单元组合中的一个所述单元组合中所述参考单元取消，两个对称的所述单元组合的各所述参考单元共用另一个所述单元组合中保留的所述参考单元。

18、为解决上述技术问题，本发明提供的参考单元的排布和选择方法中，存储器包括由存储单元排列形成的存储阵列，同一行的所述存储单元组成一个存储行。

19、同一行的各所述存储单元的多晶硅控制栅连接形成一个整体的多晶硅行，所述多晶硅行通过两侧的接触孔连接到控制栅金属线。

20、参考单元的排布方法包括：

21、将多个所述参考单元分布在所述存储行上，所述参考单元的结构和所述存储单元的结构相同，各所述参考单元的多晶硅控制栅也位于所述多晶硅行上；

22、各所述参考单元分布在所述多晶硅行的不同位置上。

23、所述参考单元的选择方法包括：

24、在对各所述存储单元进行读取时，令选择的所述存储单元为选定存储单元，将所述选定存储单元所处的所述单元组合中的所述参考单元作为选定参考单元，利用所述选定参考单元的参考电流和所述选定存储单元的单元电流进行比较实现所述选定存储单元的读取；所述读取时的控制栅电压会在所述多晶硅行上产生延时，所述选定存储单元和所述选定参考单元之间的控制栅电压延时由所述选定存储单元和所述选定参考单元之间的距离确定，所述选定存储单元和所述选定参考单元位于同一个所述单元组合中使所述选定存储单元和所述选定参考单元之间的距离得到缩小，并实现所述选定参考单元的控制栅电压延时跟随所述选定存储单元的控制栅电压的延时进行变化，从而提高读取速度。

25、进一步的改进是，各所述参考单元等间距分布在所述多晶硅行上，相邻两个所述参考单元之间的所述存储单元的数量相等。

26、进一步的改进是，所述存储行分成多个存储段。

27、各所述存储段中的各所述存储单元的多晶硅控制栅连接形成一个整体的多晶硅段，同一所述存储行上的各所述多晶硅段之间的多晶硅断开连接；各所述多晶硅端的两侧都通过对应的接触孔连接到所述控制栅金属线。

28、在各所述存储段中都分布有多个所述参考单元。

29、进一步的改进是，所述存储行上的各所述存储段中所包括的所述存储单元的数量相等。

30、进一步的改进是，所述存储单元和所述参考单元都采用分离栅浮栅器件；所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的所述多晶硅控制栅。

31、各所述第一栅极结构的多晶硅控制栅分别连接形成对应的所述多晶硅行。

32、进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

33、进一步的改进是，通过列选择信号选择所述选定存储单元和所述选定参考单元。所述列选择信号同时包括多个用于选择所述选定存储单元的选择位以及多个用于选择所述选定参考单元的选择位。

34、进一步的改进是，所述存储行沿中间位置左右对称，各对称位置处的所述存储单元和所述存储行的中间位置的距离相等以及具有相同的延时。

35、将对称位置处的两个所述单元组合中的一个所述单元组合中所述参考单元取消，两个对称的所述单元组合的各所述参考单元共用另一个所述单元组合中保留的所述参考单元。

36、本发明通过将参考单元之间分布设置在由多晶硅控制栅连接形成多晶硅行的不同位置上，且在对选定存储单元进行读取时选择位于同一单元组合中的参考单元作为选定参考单元，利用选定参考单元提供的参考电流来实现对选定存储单元的读取，由于选定参考单元和选定存储单元位于同一单元组合中，故二者的位置接近，二者的控制栅电压的延时能缩小，使选定参考单元的控制栅电压延时能跟随选定存储单元的控制栅电压的延时变化，这样，选定参考单元的参考电流也会跟随选定存储单元的单元电流的变化进行变化，从而使得选定参考单元的参考电流和选定存储单元的单元电流之间的大小关系和没有多晶硅控制栅形成的控制栅寄生电阻时的大小关系类似，相当于消除了控制栅寄生电阻的延时对读取的不利影响，从而能减少读取时间以及提高读取速度。