移位寄存器电路及控制方法、电子设备与流程

本公开涉及集成电路，具体而言，涉及一种移位寄存器电路、移位寄存器电路控制方法及电子设备。

背景技术：

1、ddr5 sdram(double data rate fourth synchronous dynamic random accessmemory，双数据速率五次同步动态随机存储器)是一种同步的dram存储器，其在下发读写命令后，需要在预定的延时时间到达dram的pin脚。

2、ddr5 sdram使用移位寄存器电路来实现延时，移位寄存器(shift register)是一种在若干相同时间脉冲下工作的以多个触发器为基础的器件。

3、通常情况下，移位寄存器在传输一个信号的过程中，所有的触发器都会持续工作，然而，对于每一个触发器而言，其只在实际传输信号的时间内有效工作，其他时间均属于空转，如此必然带来不必要的功耗。

4、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、本公开的目的在于提供一种移位寄存器电路、移位寄存器电路控制方法及电子设备，以提供一种降低功耗的移位寄存器电路。

2、本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

3、根据本公开的第一方面，提供一种移位寄存器电路，包括：m个级联的触发器，每一级所述触发器的数据输入端耦接上一级所述触发器的数据输出端，第1级所述触发器的数据输入端接收指令信号，第1级所述触发器的时钟输入端接收初始时钟信号；第2级至第m级的所述触发器中至少部分所述触发器的时钟输入端设置有时钟控制电路，所述时钟控制电路接收所述初始时钟信号并耦接第n级所述触发器的数据输入端和第n+1级所述触发器的数据输出端，用于在第n级所述触发器的数据输入端接收的所述指令信号为有效电平时，控制第n+1级所述触发器进行数据采样；在所述指令信号的有效电平被第n+1级所述触发器输出后，控制第n+1级所述触发器停止数据采样；其中，m为大于或等于2的正整数，n为小于m的正整数。

4、本公开的一种示例性实施方式中，所述时钟控制电路包括：判断电路，所述判断电路的输入端分别耦接第n级所述触发器的数据输入端和第n+1级所述触发器的数据输出端，用于根据第n级所述触发器数据输入端的电平和第n+1级所述触发器数据输出端的电平输出判断结果；时钟信号屏蔽电路，耦接所述判断电路，用于根据所述判断结果开始或停止向第n+1级所述触发器的时钟输入端输出所述初始时钟信号。

5、本公开的一种示例性实施方式中，所述指令信号的有效电平为逻辑低电平；所述判断电路包括：第一开关管、第二开关管、第一或非门、第一反相器和第二反相器；其中，所述第一开关管的栅极耦接第n级所述触发器的数据输入端，所述第一开关管的源级耦接电源电压端，所述第一开关管的漏极耦接所述第二开关管的漏极；所述第一或非门的第一输入端耦接所述第一反相器的输出端，所述第一反相器的输入端耦接第n级所述触发器的数据输入端，所述第一或非门的第二输入端耦接第n+1级所述触发器的数据输出端；所述第二开关管的栅极连接所述第一或非门的输出端，所述第二开关管的源极接地；所述第二反相器的输入端连接所述第一开关管的漏极，所述第二反相器的输出端用于输出所述判断结果。

6、本公开的一种示例性实施方式中，所述指令信号的有效电平为逻辑高电平；所述判断电路包括：第一开关管、第二开关管、第一或非门、第一反相器、第二反相器和第三反相器；其中，所述第三反相器的输入端耦接第n级所述触发器的数据输入端，所述第三反相器的输出端连接所述第一开关管的栅极，所述第一开关管的源级耦接电源电压端，所述第一开关管的漏极耦接所述第二开关管的漏极；所述第一或非门的第一输入端耦接第n级所述触发器的数据输入端，所述第一或非门的第二输入端耦接所述第一反相器的输出端，所述第一反相器的输入端耦接第n+1级所述触发器的数据输出端；所述第二开关管的栅极连接所述第一或非门的输出端，所述第二开关管的源极接地；所述第二反相器的输入端连接所述第一开关管的漏极，所述第二反相器的输出端用于输出所述判断结果。

7、本公开的一种示例性实施方式中，所述判断电路还包括：复位电路；其中，所述复位电路连接所述第二反相器的输入端和所述第二反相器的输出端，用于根据复位信号对所述第二反相器的输入端进行复位。

8、本公开的一种示例性实施方式中，所述复位电路包括：第二或非门；其中，所述第二或非门的第一输入端连接所述第二反相器的输出端，所述第二或非门的第二输入端接入复位信号，所述第二或非门的输出端连接所述第二反相器的输入端。

9、本公开的一种示例性实施方式中，所述第一开关管为p型mos管，所述第二开关管为n型mos管。

10、本公开的一种示例性实施方式中，所述时钟信号屏蔽电路包括：第三或非门；其中，所述第三或非门的第一输入端接收所述判断结果，所述第三或非门的第二输入端接收所述初始时钟信号，所述第三或非门的输出端用于输出所述初始时钟信号。

11、本公开的一种示例性实施方式中，所述时钟信号屏蔽电路还包括：第一选择电路；其中，所述第一选择电路用于根据第一选择信号对所述第三或非门输出的信号进行选择输出。

12、本公开的一种示例性实施方式中，所述第一选择电路包括第一数据选择器；其中，所述第一数据选择器的第一输入端耦接所述第三或非门的输出端，所述第一数据选择器的第二输入端接入低电平信号或高电平信号，所述第一数据选择器的选择端接收所述第一选择信号。

13、本公开的一种示例性实施方式中，至少部分相邻两级所述触发器之间通过第二选择电路连接；其中，所述第二选择电路用于根据第二选择信号选择输出所述指令信号，或选择输出第n级所述触发器的数据输出端输出的信号至第n+1级所述触发器的数据输入端。

14、本公开的一种示例性实施方式中，所述第二选择电路包括第二数据选择器，其中，所述第二数据选择器的第一输入端接入所述指令信号，所述第二数据选择器的第二输入端连接第n级所述触发器的数据输出端，所述第二数据选择器的输出端连接第n+1级所述触发器的数据输入端，所述第二数据选择器的选择端接收所述第二选择信号。

15、本公开的一种示例性实施方式中，所述时钟控制电路和第n+1级所述触发器的数据输出端之间还设置有延时器，所述延时器用于对第n+1级所述触发器的数据输出端的输出信号进行延时。

16、本公开的一种示例性实施方式中，所述延时器的延时时间大于或等于所述指令信号有效电平的持续时间。

17、本公开的一种示例性实施方式中，所述延时器的延时时间大于或等于所述初始时钟信号的1个时钟周期。

18、根据本公开的第二方面，提供一种电子设备，包括上述的移位寄存器电路。

19、本公开提供的技术方案可以包括以下有益效果：

20、本公开示例性实施方式提供的移位寄存器电路，通过在第2级至第m级的触发器中至少部分触发器的时钟输入端设置时钟控制电路，该时钟控制电路接收初始时钟信号并耦接第n级触发器的数据输入端和第n+1级触发器的数据输出端，用于在第n级触发器的数据输入端接收的指令信号为有效电平时，控制第n+1级触发器进行数据采样；在指令信号的有效电平被第n+1级触发器输出后，控制第n+1级触发器停止数据采样；通过该时钟控制电路可以控制对应的触发器只在传输有效信号的时间内工作，在其他时间内可以处于关闭状态，从而可以达到节省功耗的目的。

21、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。