下拉电路、存储电路、存储器、数据写入方法与流程

本申请涉及存储，特别是涉及一种下拉电路、存储电路、存储器、数据写入方法。

背景技术：

1、随着科学技术的发展，出现了半导体存储器，半导体储存器是用于数字数据存储的数字电子半导体设备，按照功能可将存储器分为随机存取存储器及非易失性存储器。其中，随机存取存储器主要包括静态随机存取存储器和动态随机存取存储器，静态随机存取存储器在正常工作状态下可随时向存储器中写入或读出数据，且存储速度快，被广泛应用于高速缓冲存储器、嵌入式存储器中。

2、然而，由于目前的工艺制程不断缩小，且存储单元的数量不断增加，导致现有技术的存储器的写入数据能力变弱，因此现有技术中的存储器存在写入速度较慢的问题。

技术实现思路

1、基于此，有必要针对上述技术问题，提供一种能够提高存储器的写入数据的能力的下拉电路、存储电路、存储器、数据写入方法。

2、一种下拉电路，所述下拉电路用于与存储电路的第一写入位线、第二写入位线连接，所述下拉电路用于在所述存储电路的第一存储节点与所述第一写入位线之间的通路导通，以及所述存储电路的第二存储节点与所述第二写入位线之间的通路导通的情况下，将目标写入位线接地，以及保持另一写入位线上的电平不变，其中，所述目标写入位线为所述第一写入位线和所述第二写入位线中被提供低电平信号的位线。

3、在其中一个实施例中，所述下拉电路包括：

4、控制单元，所述控制单元与所述存储电路的写入模块连接，用于控制所述写入模块是否向所述第一写入位线提供第一电平信号，以及是否向所述第二写入位线提供第二电平信号。

5、在其中一个实施例中，所述下拉电路还包括分别与所述第一写入位线、所述第二写入位线对应连接的两个下拉单元；

6、所述控制单元分别与两个下拉单元连接，用于控制所述两个下拉单元是否将目标写入位线接地，以及保持另一写入位线上的电平不变。

7、在其中一个实施例中，所述下拉单元包括：第一晶体管、第一反相器、第二晶体管，所述第一晶体管的第一端与对应的写入位线连接，所述第一晶体管的第二端与所述第二晶体管的第一端连接，所述第一晶体管的控制端与所述第一反相器的输出端连接，所述第二晶体管的第二端接地，所述第二晶体管的控制端与所述控制单元连接，所述第一反相器的输入端与对应的写入位线连接；

8、所述控制单元用于控制所述两个下拉单元的第二晶体管是否导通。

9、在其中一个实施例中，所述控制单元包括：

10、缓冲器，所述缓冲器的输入端用于接入第一控制信号，所述缓冲器的输出端与所述写入模块连接；

11、与门，所述与门的第一输入端用于接入所述第一控制信号，所述与门的第二输入端用于接入第二控制信号，所述与门的输出端与所述两个下拉单元连接。

12、一种存储电路，包括第一写入位线、第二写入位线和写字线，其中，所述存储电路包括：

13、写入模块，所述写入模块用于向所述第一写入位线提供第一电平信号，向所述第二写入位线提供第二电平信号，其中，所述第一电平信号和第二电平信号中的一个为高电平信号，所述第一电平信号和第二电平信号中的另一个为低电平信号；

14、存储模块，分别与所述第一写入位线、所述第二写入位线、所述写字线连接，所述存储模块用于在所述写字线传输的导通控制信号的作用下，导通或关闭第一存储节点与所述第一写入位线之间的通路，以及导通或关闭第二存储节点与所述第二写入位线之间的通路。

15、在其中一个实施例中，所述写入模块包括两个分别与所述第一写入位线、第二写入位线对应连接的写入单元，其中，每一所述写入单元包括：

16、第二反相器，所述第二反相器的输入端用于接入被提供至对应的写入位线的电平信号；

17、第三晶体管，所述第三晶体管的第一端与所述第二反相器的输出端连接，所述第三晶体管的第二端与对应的写入位线连接，所述第三晶体管的控制端与所述下拉电路连接。

18、在其中一个实施例中，所述存储电路还包括：

19、预充模块，分别与所述第一写入位线、所述第二写入位线连接，用于在预充阶段中，向所述第一写入位线和所述第二写入位线提供高电平信号。

20、在其中一个实施例中，所述存储模块包括：第五晶体管、第六晶体管、第四反相器、第五反相器，所述第五晶体管的第一端与所述第一写入位线连接，所述第五晶体管的第二端分别与所述第四反相器的输入端、所述第五反相器的输出端连接，所述第五晶体管的控制端与所述写字线连接，所述第六晶体管的第一端与所述第二写入位线连接，所述第六晶体管的第二端分别与所述第四反相器的输出端、所述第五反相器的输入端连接，所述第六晶体管的控制端与所述写字线连接，其中，所述第一存储节点为所述第五晶体管的第二端、所述第四反相器的输入端、所述第五反相器的输出端连接的节点，所述第二存储节点为所述第六晶体管的第二端、所述第四反相器的输出端、所述第五反相器的输入端连接的节点。

21、在其中一个实施例中，所述存储模块的数量为多个，各所述存储模块分别与所述第一写入位线、所述第二写入位线、以及对应的写字线连接。

22、一种存储器，包括前述的存储电路。

23、一种数据写入方法，应用于前述的存储电路，所述数据写入方法包括：

24、控制所述写入模块向所述第一写入位线提供第一电平信号，向所述第二写入位线提供第二电平信号；

25、控制所述存储模块中的所述第一存储节点与所述第一写入位线之间的通路导通，以及所述第二存储节点与所述第二写入位线之间的通路导通；

26、控制所述下拉电路开启，以将所述目标写入位线接地，以及保持另一写入位线上的电平不变，以将所述第一电平信号写入所述第一存储节点、所述第二电平信号写入所述第二存储节点。

27、上述下拉电路、存储电路、存储器、数据写入方法。通过设置下拉电路，下拉电路分别与第一写入位线、第二写入位线连接，能够在第一存储节点与第一写入位线之间的通路导通，以及第二存储节点与第二写入位线之间的通路导通的情况下，也就是说在第一写入位线和第二写入位线分别在向第一存储节点和第二存储节点写入数据的情况下，下拉电路能够将目标写入位线接地，以及保持另一写入位线上的电平不变，目标写入位线为第一写入位线和所述第二写入位线中被提供低电平信号的位线，从而可以将被提供低电平信号的目标写入位线接地，从而目标写入位线对应的存储节点的电位能够被更加快速的拉低，进而使得目标写入位线对应的存储节点的电位可以被迅速的拉为零，提高了数据写入的速度，而另一写入位线上是传输高电平信号，其电位保持稳定不变，也有利于另一存储节点的电位被迅速拉高，从而提高了数据写入的速度，提高了存储电路写入数据的能力。

技术特征：

1.一种下拉电路，其特征在于，所述下拉电路用于与存储电路的第一写入位线、第二写入位线连接，所述下拉电路用于在所述存储电路的第一存储节点与所述第一写入位线之间的通路导通，以及所述存储电路的第二存储节点与所述第二写入位线之间的通路导通的情况下，将目标写入位线接地，以及保持另一写入位线上的电平不变，其中，所述目标写入位线为所述第一写入位线和所述第二写入位线中被提供低电平信号的位线。

2.根据权利要求1所述的下拉电路，其特征在于，所述下拉电路包括：

3.根据权利要求2所述的下拉电路，其特征在于，所述下拉电路还包括分别与所述第一写入位线、所述第二写入位线对应连接的两个下拉单元；

4.根据权利要求3所述的下拉电路，其特征在于，所述下拉单元包括：第一晶体管、第一反相器、第二晶体管，所述第一晶体管的第一端与对应的写入位线连接，所述第一晶体管的第二端与所述第二晶体管的第一端连接，所述第一晶体管的控制端与所述第一反相器的输出端连接，所述第二晶体管的第二端接地，所述第二晶体管的控制端与所述控制单元连接，所述第一反相器的输入端与对应的写入位线连接；

5.根据权利要求3所述的下拉电路，其特征在于，所述控制单元包括：

6.一种存储电路，其特征在于，包括第一写入位线、第二写入位线和写字线，以及如权利要求1-5任一项所述的下拉电路，所述存储电路还包括：

7.根据权利要求6所述的存储电路，其特征在于，所述写入模块包括两个分别与所述第一写入位线、第二写入位线对应连接的写入单元，其中，每一所述写入单元包括：

8.根据权利要求6所述的存储电路，其特征在于，所述存储电路还包括：

9.根据权利要求6所述的存储电路，其特征在于，所述存储模块包括：第五晶体管、第六晶体管、第四反相器、第五反相器，所述第五晶体管的第一端与所述第一写入位线连接，所述第五晶体管的第二端分别与所述第四反相器的输入端、所述第五反相器的输出端连接，所述第五晶体管的控制端与所述写字线连接，所述第六晶体管的第一端与所述第二写入位线连接，所述第六晶体管的第二端分别与所述第四反相器的输出端、所述第五反相器的输入端连接，所述第六晶体管的控制端与所述写字线连接，其中，所述第一存储节点为所述第五晶体管的第二端、所述第四反相器的输入端、所述第五反相器的输出端连接的节点，所述第二存储节点为所述第六晶体管的第二端、所述第四反相器的输出端、所述第五反相器的输入端连接的节点。

10.根据权利要求6所述的存储电路，其特征在于，所述存储模块的数量为多个，各所述存储模块分别与所述第一写入位线、所述第二写入位线、以及对应的写字线连接。

11.一种存储器，其特征在于，包括如权利要求6-10任一项所述的存储电路。

12.一种数据写入方法，其特征在于，应用于如权利要求6-10任一项所述的存储电路，所述数据写入方法包括：

技术总结本申请涉及一种下拉电路、存储电路、存储器、数据写入方法。该下拉电路用于与存储电路的第一写入位线、第二写入位线连接，下拉电路用于在存储电路的第一存储节点与第一写入位线之间的通路导通，以及存储电路的第二存储节点与第二写入位线之间的通路导通的情况下，将目标写入位线接地，以及保持另一写入位线上的电平不变，其中，目标写入位线为第一写入位线和第二写入位线中被提供低电平信号的位线。本申请中的下拉电路可以使得目标写入位线对应的存储节点的电位能够被更加快速的拉低，进而提高了数据写入的速度，提高了存储电路写入数据的能力。技术研发人员：季金华,刘金陈,刘洋,郑君华,马亚奇受保护的技术使用者：合芯科技（苏州）有限公司技术研发日：技术公布日：2024/2/1